小數N分頻PLL從上世紀七十年代開始就已投入使用。小數N分頻使PLL輸出的分辨率可以降至PFD頻率的一小部分(如圖所示)，其中PFD輸入頻率為1 MHz。可以產生分辨率為數百Hz的輸出頻率，同時維持較高的PFD頻率。因此，小數N分頻的N值顯著小于整數N分頻的N值。

　　Integer-N Compared to Fractional-N Synthesizer

　　由于電荷泵處的噪聲以20 logN的比率累加到輸出上，因此相位噪聲可以得到顯著改善。對于GSM900系統，小數N分頻ADF4252的相位噪聲性能為–103 dBc/Hz;相比之下，整數

　　N分頻PLL ADF4106的相位噪聲性能為–93 dBc/Hz。小數N分頻的另一個顯著優勢是可以改善鎖定時間。當PFD頻率設置為20 MHz、環路帶寬為150 kHz時，頻率合成器可以在不到30 s內跳躍30 MHz。目前的基站要求使用兩個PLL模塊，確保LO能滿足傳輸的時序要求。利用小數-N分頻的超快鎖定時間，將來頻率合成器的鎖定時間特性將允許用一個小數-N分頻PLL模塊代替現行的兩個“乒乓”式PLL。

　　小數N分頻PLL的缺點是雜散水平較高。小數N分頻900.2(見圖7B)的組成是N分頻器花80%的時間除以900，花20%的時間除以901。平均分頻是正確的，但瞬時分頻是錯誤的。因此，PFD和電荷泵會不斷地試圖校正瞬時相位誤差。提供求平均值功能的-調制器會承受繁重的數字運算活動，從而在輸出處產生雜散成分。數字噪聲加上電荷泵的匹配不精確性，導致雜散水平高于大多數通信標準的容許水平。小數N分頻器件只是在最近才對雜散性能進行了必要的改進，例如ADF4252，使設計人員得以考慮將其用于傳統的整數-N分頻市場。

　　使用ADIsimPLL?簡化PLL設計

　　ADIsimPLL?軟件是一個完整的PLL設計包，可從ADI公司網站下載。該軟件具有用戶友好的圖形界面，并提供了完整而全面的指南供新手用戶參考。

　　傳統上，PLL頻率合成器設計依靠發布的應用筆記來輔助設計PLL環路濾波器。因此，需要建立原型電路來確定鎖定時間、相位噪聲和基準雜散電平等重要性能參數。然后，在實驗室內“調整”元件值并反復進行冗長測量來實現優化。

　　ADIsimPLL可以簡化并改進傳統的設計流程。設計人員首先從“全新PLL向導”開始構建PLL，方法是指定PLL的頻率要求，選擇整數N分頻或小數N分頻方案，然后從PLL芯片庫(模型庫或定制VCO)中選擇并從多種拓撲結構選擇環路濾波器。該程序可以設計環路濾波器并顯示相位噪聲、基準雜散、鎖定時間以及鎖定檢測性能等關鍵參數。

　　ADIsimPLL其簡單性和互動性如同使用電子表格。用戶可以修改環路帶寬、相位裕量、VCO靈敏度和元件值等全部設計參數，且仿真結果會實時更新。這使得用戶可以輕松針對特定要求來優化設計。例如，通過改變帶寬，用戶可以實時觀察權衡鎖定時間和相位噪聲，并具有基準測量精度。

　　ADIsimPLL包括精確的相位噪聲模型，從而能可靠地預測頻率合成器閉環相位噪聲。用戶報告仿真和測量之間具有出色的相關性。如果需要，設計人員可以直接在元件級別操作并觀察改變個別元件值所產生的影響。

　　使用ADIsimPLL的基本設計流程歸納如下：

　　1. 選擇基準頻率、輸出頻率范圍和通道間隔

　　2. 從列表中選擇PLL芯片

　　3. 選擇VCO

　　4. 選擇環路濾波器配置

　　5. 選擇環路濾波器帶寬和相位裕量

　　6. 運行仿真

　　7. 評估時間和頻域結果

　　8. 優化

　　ADIsimPLL適用于整數N分頻或小數N分頻PLL，但無法模擬小數N分頻雜散。小數N分頻器件的相位噪聲預測假設器件在“最低相位噪聲”模式下工作。