PCB中信號完整性分析的基礎知識可能不是基本的。信號完整性仿真工具非常適合在原理圖和布局設計期間計算不同網絡中信號的行為，但您仍然需要采取一些步驟來解釋結果。盡管一些信號完整性和電磁仿真工具可以達到先進性，但它們根本無法與您從測量中收集的信息相提并論。無論您使用哪種方法來檢查電路板中的信號完整性（您應該同時執行這兩種方法），您都可以采取一些重要步驟來分析信號的行為并識別電路板中的問題。

信號完整性分析入門

信號完整性分析從布局前階段的仿真開始。構建布局后，您可以使用一些重要的布局后仿真來分析電路板中幾何相關的信號完整性。在某些時候，您需要將信號完整性仿真結果與實際測量結果進行比較，因此請隨身攜帶結果進行比較。

布局前分析

這部分實際上是關于電路設計、元件選擇以及檢查信號如何在兩個元件的I/O之間傳播。有三項重要的分析可以告訴您有關董事會行為的大量信息。

暫時性行為。?也可以使用瞬態分析在時域中對兩個緩沖區之間連接的瞬態響應進行建模，或者可以通過零極點分析確定瞬態的行為。這將向您顯示由于振鈴和接近預期信號電平而導致的過沖/下沖。這些集成電路仿真的最精確版本涉及IBIS模型，盡管SPICE子電路可用于對I/O緩沖器進行建模。

S 參數和傳遞函數。?電路板中的某些功能塊可以建模為多端口網絡，這意味著它們的線性行為可以用特定頻率下的S參數來描述。您可以從時域中的反射系數確定S參數，在傳輸線中，反射系數涉及負載電容給出的輸入阻抗。您可以從 S 參數計算網絡的傳遞函數，反之亦然。這是一個很好的指南，顯示了所涉及的所有數學。

脈沖響應。該仿真涉及兩個目標：驗證 S 參數模型/傳遞函數在定義帶寬中的因果關系，以及檢查定義的上升時間內的脈沖響應行為。脈沖響應還允許您沿互連設計提取色散和傳播。這樣可以在布局PCB之前的理想情況下為給定的輸入/輸出緩沖器對確定預期的通道模型。

眼圖。緩沖模型和互連設計可用于模擬眼圖。眼圖是信道一致性的重要組成部分，因為它將顯示偽隨機位序列下的預期信號電平、過沖、碼間干擾 （ISI）、抖動和預期誤碼率。

2 端口網絡的 S 參數與傳遞函數之間的關系。

在更復雜的渠道中，上述一組布局前分析可以幫助您通過過渡確定計劃、

只要您在創建設計之前了解每個元素的結構，就可以

布局后分析

這部分實際上是關于檢查電路板中的寄生效應如何影響信號完整性。由于寄生信號完整性效應是電路板幾何結構的函數，因此您需要檢查以下與幾何結構相關的信號完整性問題：

串音。許多設計師的禍根，串擾源于電感和電容耦合。如果您正在檢查串擾對受害者和侵略者跡線的影響，則電容耦合僅在兩者相鄰時才會發生。電感串擾不受范圍限制，電路板中的所有走線都可以通過磁場相互耦合。

傳輸線行為。雖然您可以在預布局階段使用傳輸線模型檢查信號跡線，但最好直接從布局中執行此操作。如果您的線路不受阻抗控制，則需要檢查線路上的反射（如果有）是否會降低接收器的信號電平并導致數字信號的階梯響應。對于模擬信號，這可能會更加棘手，因為您正在尋找線路上的干擾和駐波形成。但是，正確的信號完整性模擬器可以分離入射波和反射波，使您可以單獨檢查每個脈沖的行為。然后，您可以確定反射水平，并查看信號電平是否滿足您的信令要求。

您預先檢查的所有內容！這里的重點是檢查寄生效應、纖維編織等。不要顯著改變電路板中信號的行為。如果多個跟蹤失敗，則需要修改布局。首先要從堆疊和跟蹤幾何體開始。

信號完整性分析工具

以上幾點可能就像您需要一個復雜的模擬器程序來構建和運行這些信號完整性分析工具一樣。您需要的確切工具將取決于您要模擬和評估的內容。在您的 EDA 工具中，其中一些仿真只是使用 IBIS 之類的東西完成的，而使用多個網絡的更復雜的仿真可能需要 3D 場求解器或類似的 2D 求解器工具。

無阻抗規格的單端總線

在沒有端接的較慢的單端總線中，可能會觀察到一些瞬態行為（振鈴），這可能是由于互連的結構（其電容和電感）造成的。這是在SPI中當走線較短時可以觀察到的。在這些總線中，只要在原理圖中應用了傳輸線模型，并且定義了引腳規格（SPICE子電路或IBIS模型），就可以觀察到振鈴預布局。

原理圖中的無損傳輸線模型示例。

當單端總線實際布線時，您可以使用EDA工具中的信號完整性分析器運行布局后仿真。這些分析儀可以使用邏輯系列分配或IBIS模型對相關引腳/網絡進行仿真：

串擾波形，并識別強耦合區域

反射波形

其他信號行為指標（上升/下降時間、過沖/下沖等）

計算沿軌道長度的平均阻抗

在沒有阻抗規格的單端總線中，當總線變長時，可以觀察到驅動器端的反射，或者由于總線上的電容和電感引起的振鈴。如果振鈴產生過大的過沖，那么降低走線電感和增加阻尼是降低振鈴幅度的兩條主要途徑。另一種是通過增加串聯電阻來增加阻尼，這是使用低阻抗緩沖器輸出到更長的不匹配傳輸線中的做法。

阻抗控制總線

在單端和差分阻抗控制總線中，端接阻抗可能是片上阻抗，因此在后布局中基于邏輯系列的仿真是無效的，因為它不能正確描述總線的阻抗。串擾仍然可以仿真，因為您只將兩個互連之間的耦合視為上升時間的函數，并且串擾幅度將相應地與上升時間成反比，即使您只分配一個邏輯系列。

對于反射和阻抗違規的布局后仿真，在這種情況下，仿真至少應使用IBIS模型來定義緩沖器行為，而不是依賴于邏輯系列描述。只要緩沖區描述已知且可用，就可以在PCB編輯器中應用它來建模元件的行為。PCB編輯器中用于串擾和反射波形的標準信號完整性工具可以幫助在進入更高級的分析工具之前對信號行為（上升/下降時間、過沖、串擾、一致阻抗和振鈴）進行大量前期鑒定。

在路由網絡中獲取反射和串擾數據。最高結果（反射）取決于特定的邏輯系列，除非應用經過驗證的IBIS模型，否則可能并不總是準確的。底部結果（受害網絡上的串擾）取決于電壓變化率，與邏輯系列無關。

為了模擬眼圖、多網串擾和沿網長度的阻抗偏差等內容，可以使用外部工具。字段求解器是一種選擇，其中有許多工具具有不同的專業化級別。像全波場求解器這樣的東西并不總是必要的，除非你想模擬輻射發射，用SI / PI更深層次的東西，或者在模擬網絡中提取S參數。

審核編輯：劉清