開環(huán)電源余量微調(diào) - FPGA設(shè)計示例：多電源系統(tǒng)的監(jiān)控和時序控制

　　開環(huán)電源余量微調(diào)

　　對DC/DC 轉(zhuǎn)換器或LDO等電源進行余量微調(diào)的最簡單方法，是將額外電阻切換到電源模塊的反饋節(jié)點中，以改變反饋或調(diào)整節(jié)點的電壓，從而利用DAC迫使輸出電壓上調(diào)或下調(diào)所需的幅度。采用這種衰減器（圖5）時，可以通過SMBus更新相關(guān)DAC輸出的值，從而遠程命令ADM11066執(zhí)行電源余量微調(diào)。該過程可以利用獨立于系統(tǒng)控制環(huán)路的開環(huán)技術(shù)實現(xiàn)。

　　圖5. 開環(huán)余量微調(diào)

　　ADM1066最多可以為6個電源執(zhí)行開環(huán)余量微調(diào)，它利用6個片上電壓輸出DAC（DAC1至DAC6）驅(qū)動要微調(diào)的電源模塊的反饋引腳。實現(xiàn)這一功能的最簡單電路是利用一個衰減電阻（R3），將DACx引腳連接到DC/DC轉(zhuǎn)換器的反饋節(jié)點。當DACx輸出電壓設(shè)定為與反饋電壓相等時，無電流流入衰減電阻，DC/DC轉(zhuǎn)換器的輸出電壓不發(fā)生變化。當DACx輸出電壓高于反饋電壓時，電流流入反饋節(jié)點，DC/DC轉(zhuǎn)換器的輸出必須下降以進行補償。要提升DC/DC轉(zhuǎn)換器輸出，DACx輸出電壓設(shè)定值須低于反饋節(jié)點電壓。為降低噪聲，如圖中所示，可以將該串聯(lián)電阻分成兩個電阻，其間的節(jié)點可以通過一個電容去耦到DC/DC轉(zhuǎn)換器的地

　　閉環(huán)電源余量微調(diào)

　　一種更精確、更全面的余量微調(diào)方法是在閉環(huán)系統(tǒng)中使用類似的電路。圖4所示為針對1.2 V輸出的一個例子。要微調(diào)的電源軌電壓可以通過VX2回讀，確保將其精確調(diào)整到目標電壓。ADM1066集成了執(zhí)行微調(diào)所需的全部電路，12位逐次逼近型ADC用于讀取受監(jiān)控電壓的電平，6個電壓輸出DAC用于按照上述方法調(diào)整電源電平。這些電路可以配合微控制器等其它智能器件使用，以實現(xiàn)閉環(huán)余量微調(diào)系統(tǒng)，它可以將DC/DC轉(zhuǎn)換器或LDO電源設(shè)定到任何電壓，精度為目標值的±0.5%。

　　為了在要測試的電源軌上實現(xiàn)閉環(huán)余量微調(diào)，請執(zhí)行下列步驟：

　　禁用6路DACx輸出。

　　DACx輸出電壓設(shè)定為反饋節(jié)點電壓

　　使能DAC

　　讀取連接到VPx、VH或VXx引腳之一的DC/DC轉(zhuǎn)換器輸出的電壓。

　　需要時，提高或降低DACx輸出電壓以調(diào)整DC/DC轉(zhuǎn)換器輸出電壓。否則就停止，目標電壓已經(jīng)達到。

　　將DAC輸出電壓設(shè)定為某一值，使電源輸出改變所需的幅度（例如±5%）。

　　重復該過程，直至達到該電源軌所需的電壓

　　步驟1至3確保各DACx輸出緩沖器開啟時，它對DC/DC轉(zhuǎn)換器輸出的直接影響非常小。DAC輸出緩沖器的作用是消除上電時的瞬變“毛刺”，因為緩沖器首先上電并跟隨引腳電壓，此時它不驅(qū)動該引腳。一旦輸出緩沖器正確使能，緩沖器輸入即切換到DAC，緩沖器的輸出級開啟，從而消除輸出毛刺。

　　開關(guān)調(diào)節(jié)器的同步

　　在具有多個電源軌并使用一個以上開關(guān)調(diào)節(jié)器或控制器的系統(tǒng)中，由于內(nèi)部開關(guān)頻率的差異，這些器件之間可能會相互作用。這會引起拍頻諧波，大幅提高電源噪聲，嚴重影響EMI測試。幸運的是，許多開關(guān)控制器和調(diào)節(jié)器在設(shè)計上都支持內(nèi)部時鐘同步。LDO不存在這個問題，但其電流輸出有限，并且在大多數(shù)情況效率較差，因此有時可能不合需要。

　　雙通道開關(guān)調(diào)節(jié)器ADP2116 就是可同步器件的一個很好的例子。通過SCFG引腳，可將其SYNC/CLKOUT引腳配置為輸入SYNC引腳或輸出CLKOUT引腳。作為輸入SYNC引腳，它可讓ADP2116與外部時鐘同步，兩個通道以外部時鐘頻率的一半、彼此180°錯相工作。

　　作為輸出CLKOUT引腳，它可提供輸出時鐘，其頻率是通道開關(guān)頻率的兩倍且90°錯相。因此，一個配置為CLKOUT的ADP2116可以充當主轉(zhuǎn)換器，為所有其它DC/DC轉(zhuǎn)換器（包括其它ADP2116器件）提供外部時鐘（圖6）。配置為從器件時，它接收主器件的外部時鐘并與之同步。通過同步系統(tǒng)內(nèi)的所有DC/DC轉(zhuǎn)換器，這種方法可防止產(chǎn)生能導致EMI問題的拍頻諧波。

　　圖6. 利用外部時鐘同步多個ADP2116

　　結(jié)束語

　　本文討論多電源系統(tǒng)的處理方法。時序控制器、監(jiān)控器、調(diào)節(jié)器和控制器具有非常高的功能集成度，便于設(shè)計工程師處理潛在的電源問題，而無需采用全部是分立IC的電路板。這些器件對設(shè)計工程師非常有用，可以提高設(shè)計成功的概率，降低重新設(shè)計的可能性和電路板開發(fā)延誤的風險。

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本文導航

第 1 頁：FPGA設(shè)計示例：多電源系統(tǒng)的監(jiān)控和時序控制
第 2 頁：基于FPGA的設(shè)計示例
第 3 頁：模擬電壓和電流監(jiān)控
第 4 頁：開環(huán)電源余量微調(diào)

FPGA(591963) FPGA(591963)
電源監(jiān)控(23380) 電源監(jiān)控(23380)
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ADM1068 Super Sequencer?超級時序控制器是一款可配置電源監(jiān)控/時序控制器件，可針對多電源系統(tǒng)中的電源監(jiān)控和時序控制提供一種單芯片解決方案。該

2023-04-03 15:22:34

FPGA重要設(shè)計思想及工程應用之時序及同

FPGA重要設(shè)計思想及工程應用之時序及同在FPGA設(shè)計中最好的時鐘方案是: 由專用的全局時鐘輸入引腳動單個主時鐘去控制設(shè)計項目中的每一個觸發(fā) 器

2010-02-09 10:29:36

ETY時序電源控制器

時序電源控制器是本公司生產(chǎn)的具有自動按時間次序開關(guān)的電源控制切換設(shè)備。當操作員發(fā)出電源開的觸發(fā)控制命令時，控制器將按時間次序順序打開1至8路電源；當操作員發(fā)出電源

2010-10-28 00:56:39

TFT-LCD系統(tǒng)時序控制模塊的設(shè)計

TFT-LCD系統(tǒng)時序控制模塊的設(shè)計摘要：說明時序控制模塊和LCD系統(tǒng)中其它子模塊之間的關(guān)系，對時序控制模塊所要解決的時序問題進行分析。在分析問題的基礎(chǔ)上提出一種適

2008-01-16 09:54:18

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如何有效的管理FPGA設(shè)計中的時序問題

如何有效的管理FPGA設(shè)計中的時序問題當FPGA設(shè)計面臨到高級接口的設(shè)計問題時，EMA的TimingDesigner可以簡化這些設(shè)計問題，并提供對幾乎所有接口的預先精確控制。從簡單

2009-04-15 14:19:31

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基于DSP和FPGA的多通道CMOS圖像監(jiān)控系統(tǒng)

為了提高系統(tǒng)的監(jiān)控能力降低成本，提出了一種基于CMOS的多通道視頻監(jiān)控 方案。首先基于同步信號控制各路視頻同步，保證圖像質(zhì)量。在此基礎(chǔ)上由DSP和FPGA產(chǎn)生控制切換信號，控制多

2011-08-05 15:20:33

多電源系統(tǒng)的監(jiān)控和時序控制

現(xiàn)今，電子系統(tǒng)往往具有許多不同的電源軌。在采用模擬電路和微處理器、DSP、ASIC、FPGA的系統(tǒng)中，尤其如此。為實現(xiàn)可靠、可重復的操作，必須監(jiān)控各電源電壓的開關(guān)時序、上升和下降

2012-10-22 17:05:14

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FPGA設(shè)計：時序是關(guān)鍵

當你的FPGA設(shè)計不能滿足時序要求時，原因也許并不明顯。解決方案不僅僅依賴于使用FPGA的實現(xiàn)工具來優(yōu)化設(shè)計從而滿足時序要求，也需要設(shè)計者具有明確目標和診斷/隔離時序問題的能力。

2014-08-15 14:22:10

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FPGA時序約束方法

FPGA時序約束方法很好地資料，兩大主流的時序約束都講了！

2015-12-14 14:21:25

基于時序路徑的FPGA時序分析技術(shù)研究

基于時序路徑的FPGA時序分析技術(shù)研究_周珊

2017-01-03 17:41:58

如何有效地管理FPGA設(shè)計中的時序問題

如何有效地管理FPGA設(shè)計中的時序問題

2017-01-14 12:49:02

在FPGA設(shè)計中，時序就是全部

當你的FPGA設(shè)計不能滿足時序要求時，原因也許并不明顯。解決方案不僅僅依賴于使用FPGA的實現(xiàn)工具來優(yōu)化設(shè)計從而滿足時序要求，也需要設(shè)計者具有明確目標和診斷/隔離時序問題的能力。設(shè)計者現(xiàn)在有一些

2017-02-09 01:59:11

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fpga時序收斂

fpga時序收斂

2017-03-01 13:13:34

基于FPGA的新型公交監(jiān)控系統(tǒng)設(shè)計劉智

基于FPGA的新型公交監(jiān)控系統(tǒng)設(shè)計_劉智

2017-03-19 11:38:26

FPGA中的時序約束設(shè)計

一個好的FPGA設(shè)計一定是包含兩個層面：良好的代碼風格和合理的約束。時序約束作為FPGA設(shè)計中不可或缺的一部分，已發(fā)揮著越來越重要的作用。毋庸置疑，時序約束的最終目的是實現(xiàn)時序收斂。時序收斂作為

2017-11-17 07:54:36

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基于FPGA時序優(yōu)化設(shè)計

現(xiàn)有的工具和技術(shù)可幫助您有效地實現(xiàn)時序性能目標。當您的FPGA 設(shè)計無法滿足時序性能目標時，其原因可能并不明顯。解決方案不僅取決于FPGA 實現(xiàn)工具為滿足時序要求而優(yōu)化設(shè)計的能力，還取決于設(shè)計人員指定前方目標，診斷并隔離下游時序問題的能力。

2017-11-18 04:32:34

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FPGA關(guān)鍵設(shè)計：時序設(shè)計

FPGA設(shè)計一個很重要的設(shè)計是時序設(shè)計，而時序設(shè)計的實質(zhì)就是滿足每一個觸發(fā)器的建立（Setup）/保持（Hold）時間的要求。

2018-06-05 01:43:00

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基于FPGA實現(xiàn)高速ADC器件采樣時序控制與實時存儲

數(shù)據(jù)采集系統(tǒng)的總體架構(gòu)如圖1所示，其中PCI核、DMA控制器與A/D控制器均在FPGA內(nèi)部實現(xiàn)。為實現(xiàn)多路并行采樣，可選用多片A/D器件并行處理的方式，在FPGA的高速狀態(tài)機控制下，完成模擬信號經(jīng)過

2018-08-28 10:16:07

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多電源系統(tǒng)的時序控制與監(jiān)控控制性能分析

2019-04-09 08:14:00

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使用無源延遲網(wǎng)絡(luò)簡化電源時序控制

電源時序控制是微控制器、FPGA、DSP、ADC 和其他需要多個電壓軌供電的器件所必需的一項功能。

2019-06-21 15:44:53

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分享關(guān)于控制電源啟動及關(guān)斷時序的應用

微處理器、FPGA、DSP、模數(shù)轉(zhuǎn)換器 (ADC) 和片上系統(tǒng) (SoC) 器件一般需要多個電壓軌才能運行。為防止出現(xiàn)鎖定、總線爭用問題和高涌流，設(shè)計人員需要按特定順序啟動和關(guān)斷這些電源軌。此過程稱為電源時序控制或電源定序，目前有許多解決方案可以有效實現(xiàn)定序。

2019-09-15 09:22:00

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電源時序器作用_購買電源時序器注意事項

電源時序器是用于控制用電設(shè)備的開啟/關(guān)閉的時序器，是各類音響工程、電視廣播系統(tǒng)、電腦網(wǎng)絡(luò)系統(tǒng)及其它電氣工程不可缺少的設(shè)備之一。

2019-12-20 09:00:03

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多電源系統(tǒng)應該如何處理有什么方法

現(xiàn)今，電子系統(tǒng)往往具有許多不同的電源軌。在采用模擬電路和微處理器、DSP、ASIC、FPGA 的系統(tǒng)中，尤其如此。為實現(xiàn)可靠、可重復的操作，必須監(jiān)控各電源電壓的開關(guān)時序、上升和下降速率、加電順序以及幅度。既定的電源系統(tǒng)設(shè)計可能包括電源時序控制、電源跟蹤、電源電壓 / 電流監(jiān)控和控制。

2020-12-30 00:26:00