介紹了支持 JTAG標準 的IC芯片結構、 邊界掃描 測試原理以及利用邊界掃描技術控制IC芯片處于特定功能模式的方法。

　　針對IC芯片某種特定的功能模式給出了設計思路和方法，并用兩塊xc9572 pc84芯片互連的PCB板為例進行設計分析和實驗實現。通過實驗實現，體現了邊界掃描技術易于電路系統調試和方便系統設計的特點，且設計的系統控制邏輯簡單方便，易于實現。

　　當今，微電子技術已經進入超大規模集成電路（VLSI）時代。隨著芯片電路的小型化及表面封裝技術（SMT）和電路板組裝技術的發展，使得傳統測試技術面臨著巨大的挑戰。在這種情況下，為了提高電路和系統的可測試性，聯合測試行動小組（JTAG）于1987年提出了一種新的電路板測試方法——邊界掃描測試，并于1990年被IEEE接納，形成了IEEE1149.1標準，也稱為JTAG標準［1］。這種技術以全新的“虛擬探針”代替傳統的“物理探針”來提高電路和系統的可測性。由于 JTAG標準的通用性很好， 現在許多IC公司都提供了支持邊界掃描機制的IC芯片，甚至部分FPGA和CPLD芯片也采用了這一技術。

　　本文介紹支持JTAG標準的IC芯片結構，并以Xilinx公司的兩塊xc9572_ pc84芯片為例，探討并利用邊界掃描技術控制IC芯片處于某種特定功能模式的方法，并且針對IC芯片某種特定的功能模式設計該芯片的JTAG控制器。

　　1 支持JTAG標準的IC芯片結構

　　邊界掃描技術的核心就是在IC芯片的輸入輸出引腳與內核電路之間設置邊界掃描結構。JTAG 標準定義了一個4-wire串行總線［2］，通過這四條測試線訪問邊界掃描單元，可以達到測試芯片內核與外圍電路的目的。圖1示出了支持JTAG標準的IC芯片結構。圖中，掃描結構由測試存取通道（TAP）、邊界掃描寄存器（BSR）、TAP控制器、指令寄存器（IR）和輔助寄存器等組成。

　　1.1 TAP

　　TAP是由4-wire串行測試線組成的測試存取通道，JTAG標準定義的所有操作都由這四條測試線來控制。這四條測試線分別是：測試時鐘輸入線（TCK），測試方式選擇輸入線（TMS），測試數據輸入線（TDI），測試數據輸出線（TDO）。

　　1.2 TAP控制器

　　TAP控制器是邊界掃描測試的核心控制器，具有一個16狀態的有限狀態機。它與TCK信號同步工作，并響應TMS信號。在TCK信號和TMS信號的控制下， TAP控制器可以選擇使用指令寄存器掃描還是數據寄存器掃描，以及選擇用于控制邊界掃描測試的各個狀態。圖2描述了TAP控制器的狀態轉換全過程［3］。

　　無論當前狀態如何， 只要TMS保持5個TCK 時鐘為高電平， TAP控制器都會回到Test_Logic_Reset狀態， 使測試電路不影響IC芯片本身的正常邏輯。需要測試時，TAP控制器跳出該狀態， 選擇數據寄存器掃描（Select_DR_SCAN）或選擇指令寄存器掃描（Select_IR_Scan）進入圖2的各個狀態。一個標準的測試過程如下：TAP控制器在Capture_IR狀態捕獲指令信息， 經過Shift_IR狀態移入新指令，新指令經過Update_IR狀態成為當前指令；緊接著，當前指令在Select_DR_Scan狀態選擇相應的測試數據寄存器， 在Capture_DR狀態捕獲前一測試向量的響應向量，在Shift_DR狀態移出該響應向量，同時移入下一測試向量，在Update_DR狀態將新的測試量并行加載到相應的串行數據通道，直到移入最后一個測試向量為止。其中，Pause_DR狀態和Pause_IR狀態暫停數據移位狀態；而四個Exit狀態是不穩定狀態，它們為狀態轉換提供靈活性。

　　1.3 BSR

　　BSR是邊界掃描技術的核心，它構成邊界掃描鏈，其中的每一個邊界掃描單元（BSC）都是由觸發器Q、多路選擇開關mux組成。圖3示出了JTAP標準中BC_ 1 類型的BSC的結構［3］。

　　在圖3中，SI為BSC的串行輸入端，連接上一個器件（BSC）的串行輸出端SO，依次相連便構成邊界掃描鏈。該掃描鏈的首端接TDI引腳，末端接TDO引腳。當MODE為0時，芯片工作在正常模式下。當芯片工作在測試模式時，測試數據在移位信號（SHIFT=1）的控制下，通過SI 端進入到多路選擇器1（MUX1）中，通過SO端進入下一個BSC的SI端；當芯片工作在捕獲方式時（SHIFT=0），觸發器Q1將捕獲BSR并行輸入端（DI）的數據，送入SO端，在掃描鏈中傳遞捕獲的數據，并在TDO回收數據，以此來檢測故障的存在并且定位故障所在的位置。當MODE為1時，芯片工作在更新方式下，Q1中的數據在更新信號（UPDATE）的作用下，進入到多路選擇器2（MUX2）中，通過BSR的并行輸出端（DO）進入芯片的內核中。