vhdl轉換為verilog

　　今天給大家分享一個VHDL和Verilog的工具。

　　很多新手初次學習FPGA都曾遇到過一個問題：是學Verilog OR VHDL？

　　很多初學者最終選擇了Verilog，因為：

　　VHDL比較嚴謹，入門難；Verilog比較自由，容易快速掌握；

　　用Verilog的越來越多，VHDL越來越少，我感覺這絕對是一個趨勢。國內的許多IC設計公司，Verilog也已經成為了主流設計語言。

　　Verilog代碼運行速度快，simulation performance 好，所以netlist都用verilog，VHDL package 比較好，但寫得費事。

　　IP供應商的IP核大多使用Verilog HDL，可找到的成熟Verilog設計比較多。

　　然而當前的現狀卻是：

　　并不是所有能找到的設計都是使用Verilog的，總有一些多年前的代碼、IP核使用VHDL設計，但目前還在使用。

　　現在好多FPGA設計軟件和仿真軟件都支持混合設計，也就是說你的設計中可以有的模塊使用Verilog設計，有的模塊使用VHDL設計

　　其實VHDL與Verilog的語法是很固定且很簡單的，對于編程有經驗的人來說并不會糾結選Verilog和VHDL，兩種語言完全是相通的，如果放開點說完全是一模一樣的，換湯不換藥。所以肯定可以將Verilog和VHDL語法之間相互轉換。

　　可如果你只會Verilog，但是你拿到的設計是VHDL怎么辦，不要擔心，現在我教大家如何進行將Verilog和VHDL相互轉換。

　　以下面一段VHDL代碼為例，將其轉換成Verilog，

　　我們使用下面的小工具將VHDL轉換成Verilog

　　第一步：選擇轉換模式，可以VHDL-》Verilog，也可以Verilog轉VHDL

　　第二步：選擇要轉換的VHDL文件，和轉換后生成Verilog文件的路徑

　　第三步：點擊轉換按鈕，幾秒鐘就可以轉換好。

　　下面是轉換后的效果：

　　轉換出來的格式是不是很漂亮，看著很舒服呢！即使復雜的狀態機也能轉換的明明白白！

　　VHDL和Verilog誰更勝一籌

　　這兩種語言都是用于數字電子系統設計的硬件描述語言，首先要明確的是VHDL、Verilog并非是針對硬件設計而開發的語言，只不過目前被我們用來設計硬件。HDL是Hardware Description Language的縮寫，中文名稱是“硬件描述語言”。也就是說HDL并不是“硬件設計語言（Hardware Design Language）”。別看只差這一個單詞，正是這一個單詞才決定了絕大部分電路設計必須遵循RTL的模式來編寫代碼，而不能隨心所欲得寫僅僅符合語法的HDL代碼。這兩種語言都已經是 IEEE 的標準。那么VHDL VS Verilog哪個更勝一籌呢？

　　共同點：

　　現在我們來看看這兩者有哪些共同的特點：

　　1. 能形式化地抽象表示電路的行為和結構；

　　2. 支持邏輯設計中層次與范圍地描述；

　　3. 可借用高級語言地精巧結構來簡化電路行為和結構；具有電路仿真與驗證機制以保證設計的正確性；

　　4. 支持電路描述由高層到低層的綜合轉換；

　　5. 硬件描述和實現工藝無關；

　　6. 便于文檔管理；

　　7. 易于理解和設計重用

　　區別：

　　兩者各有各的特點。 Verilog HDL 推出已經有 20 年了，擁有廣泛的設計群體，成熟的資源也比 VHDL 豐富。 Verilog 更大的一個優勢是：它非常容易掌握，是類C語言，只要有 C 語言的編程基礎，可以通過比較短的時間掌握這種設計技術。而 VHDL 設計相對來說要難一點，是類ADA語言，這個是因為 VHDL 不是很直觀，需要有 Ada 編程基礎，一般認為至少要半年以上的專業培訓才能掌握。

　　目前版本的 Verilog HDL 和 VHDL 在行為級抽象建模的覆蓋面范圍方面有所不同。一般認為 Verilog 在系統級抽象方面要比 VHDL 略差一些，而在門級開關電路描述方面要強的多。

　　Verilog code 運行速度快，仿真表現好，所以網表都用Verilog。VHDL語言比較嚴謹，某些語法錯誤在語法分析階段就可以被發現，而Verilog和C類似語言風格比較自由。Verilog適合算法級，RTL，邏輯級，門級，而VHDL適合特大型的系統級設計。Verilog更加靈活效率更高。能用較少的代碼實現相同的功能。而且擁有VHDL沒有的系統函數。VHDL抽象層次較verilog略高，具有一些verilog沒有的功能比如可以定義模塊端口為多維數組類型、可以不指定狀態機的具體編碼方式等。

　　總結

　　那么對數字邏輯設計中究竟用哪一種硬件描述語言？目前在美國，高層次數字系統設計領域中，應用 Verilog 和 VHDL 的比率是 80 ％和 20 ％；日本和臺灣和美國差不多；而在歐洲 VHDL 發展的比較好。在中國很多集成電路設計公司都采用 Verilog。

　　VHDL是美國軍方組織開發的，1987年成為標準，而 Verilog 是 1995 年才成為標準的。Verilog 是一個公司的私有財產轉化而來的。為什么 Verilog 能成為 IEEE 標準呢？

　　筆者認為一定有它獨特的優越性， Verilog 擁有更強的生命力。而且容易入門，接受Verilog HDL代碼做后端芯片的集成電路廠家比較多。如果著重于集成電路的設計，建議學習Verilog HDL語言。VHDL強調組合邏輯的綜合，在各個高校用的比較多。