在移動通信芯片領域，高通是第一家量產了28nm制程的移動芯片廠商，2013年是28nm制程的普及年，除了聯芯和展訊還在使用40nm制程外，其余各家移動通信芯片廠商都不約而同的使用了28nm制程。

　　目前28nm制程主要有兩個工藝方向：HighPerformance（HP，高性能型）和LowPower（LP，低功耗型）。

　　LP低功耗型是最早量產的，不過它并非Gate-Last工藝，還是傳統的SiON（氮氧化硅）介質和多晶硅柵極工藝，優點是成本低，工藝簡單，適合對性能要求不高的手機和移動設備。

　　HP才是真正的HKMG+Gate-Last工藝，又可細分為HP、HPL（LowPower）、HPM（Moblie）三個方向。HP工藝擁有最好的每瓦性能比，頻率可達2GHz以上；HPL的漏電流最低，功耗也更低；HPM主要針對移動領域，頻率比HPL更高，功耗也略大一些。

　　而世界前幾大專業集成電路制造服務公司，包括TSMC、GF、Samsung和Intel，為各芯片廠商提供芯片制造支撐的同時，暗地里也展開了一場角逐。

　　Intel一直是以技術領先為導向的，雖然自己的CPU在移動通信領域不太受歡迎，但其最先使用HKMG+Gate-Last工藝，又最先量產3D晶體管，其制程領先對手可以按代來計算，目前移動通信領域與Intel展開合作的公司不是太多。

　　TSMC受到移動終端芯片廠商的青睞，長期以來霸占著集成電路制造服務占有率的第一名，高通驕龍800就采用了TSMC 28nm HPMHKMG這一最高標準，而高通MSM8960和聯發科四核芯片MT6589T，以及聯芯、展訊等廠商的芯片使用的則是TSMC相對較差的28nmLP工藝。據說MTK的MT6588和八核芯片MT6592采用的就是TSMC的28nm級別綜合最好的HPM工藝。

　　三星發展勢頭迅猛，長期以來都為自家芯片和蘋果A系列移動芯片提供集成電路制造服務。三星較早采用HKMG工藝，在業界進入HKMG時代之初，又秘密研發后柵極工藝。三星目前的28nm級別制程使用的是HKMG柵極和前柵極工藝。三星自家的Exyons5系列芯片和蘋果的A7，都是采用的此種工藝。重郵信科近水樓臺，依靠著與三星的戰略合作伙伴關系，其包括赤兔6310和赤兔8320在內的赤兔系列芯片都采用了三星先進的HKMG柵極LP工藝。

　　GF在業內的占有率其實也蠻高的，移動通信芯片廠商最開始很多都是使用GF的服務，但目前在與其它幾個競爭對手在Gate-Last工藝和3D晶體管的比拼中稍顯吃力。

　　可以這樣說，移動通信領域的競爭都是建立核心通信芯片技術的發展上，更是建立在底層半導體技術發展上，而技術的更新換代催生的是產品的不斷優化升級，讓我們拭目以待半導體技術的發展又會給我們的生活帶來什么變化吧。

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　　半導體業界的HKMG攻防戰：詳解兩大工藝流派之爭

　　隨著晶體管尺寸的不斷縮小，HKMG（high-k絕緣層+金屬柵極）技術幾乎已經成為45nm以下級別制程的必備技術。

　　不過在制作HKMG結構晶體管的工藝方面，業內卻存在兩大各自固執己見的不同陣營，分別是以IBM為代表的Gate-first工藝流派和以Intel為代表的Gate-last工藝流派，盡管兩大陣營均自稱只有自己的工藝才是最適合制作HKMG晶體管的技術，但一般來說使用Gate-first工藝實現HKMG結構的難點在于如何控制 PMOS管的Vt電壓（門限電壓）；而Gate-last工藝的難點則在于工藝較復雜，芯片的管芯密度同等條件下要比Gate-first工藝低，需要設計方積極配合修改電路設計才可以達到與Gate-first工藝相同的管芯密度級別。

　　HKMG實現工藝的兩大流派：

　　Gate-last陣營：目前已經表態支持Gate-last工藝的除了Intel公司之外（從45nm制程開始，Intel便一直在制作HKMG晶體管時使用Gate-last工藝），主要還有芯片代工業的最大巨頭臺積電，后者在28nm HKMG制程產品中啟用Gate-last工藝）。

　　Gate-first陣營：Gate-first工藝方面，支持者主要是以IBM為首的芯片制造技術聯盟 Fishkill Alliance的所屬成員，包括IBM，英飛凌，NEC，GlobalFoundries， 三星，意法半導體以及東芝等公司，盡管該聯盟目前還沒有正式推出基于HKMG技術的芯片產品，但這些公司計劃至少在32/28nm HKMG級別制程中會繼續使用Gate-first工藝，不過最近有消息傳來稱聯盟中的成員三星則已經在秘密研制Gate-last工藝

　　另外，***聯電公司的HKMG工藝方案則較為特殊，在制作NMOS管的HKMG結構時，他們使用Gate-first工藝，而制作PMOS管時，他們則會使用Gate-last工藝。

　　HKMG的優勢和缺點：

　　優勢：不管使用Gate-first和Gate-last哪一種工藝，制造出的high-k絕緣層對提升晶體管的性能均有重大的意義。high-k技術不僅能夠大幅減小柵極的漏電量，而且由于high-k絕緣層的等效氧化物厚度（EOT:equivalent oxide thickness）較薄，因此還能有效降低柵極電容。這樣晶體管的關鍵尺寸便能得到進一步的縮小，而管子的驅動能力也能得到有效的改善。

　　缺點：不過采用high-k絕緣層的晶體管與采用硅氧化物絕緣層的晶體管相比，在改善溝道載流子遷移率方面稍有不利。

　　Gatefirst/Gatelast的優缺點差別分析與未來應用狀況：

　　不過，采用Gate-first工藝制作HKMG結構時卻有一些難題需要解決。一些專家認為，如果采用Gate-first工藝制作HKMG，那么由于用來制作high-k絕緣層和制作金屬柵極的材料必須經受漏源極退火工步的高溫，因此會導致PMOS管Vt門限電壓的上升，這樣便影響了管子的性能。

　　而持不同觀點的專家，包括GlobalFoundries公司的技術總監John Pellerin等人則強調Gate-first工藝不需要電路設計方在電路設計上做太多更改，而且性能上也完全能夠滿足32/28nm節點制程的要求。

　　Pellerin 強調：“我們肯定會在28nm節點制程上使用Gate-first工藝。其原因是我們的客戶希望在轉換到HKMG結構時能夠盡量避免過多的設計變更。”

　　而臺積電的技術高管蔣尚義則表示，類似的難題業界在20年前便曾經經歷過：“當時業界同樣曾經發現N+摻雜的PMOS柵極材料會造成Vt電壓較高，這樣業內一些公司便開始向溝道中摻雜雜質以壓低Vt，結果卻帶來了很多副作用，比如造成短通道效應更為明顯等等。”而目前使用Gate-first工藝制作HKMG晶體管的方案的情況則與此非常類似，盡管人們可以采用加入上覆層等方式來改善Gate-first工藝容易造成Vt過高的問題，但是加入上覆層的工藝卻非常復雜和難于掌握。因此臺積電干脆選擇轉向Gate-last工藝，不過Gate-last工藝實施時如果想保持與Gate-first工藝產品的管芯密度近似，需要設計方對電路Layout進行重新設計

　　專家意見：

　　Gartner公司的半導體產業分析師Dean Freeman表示：“臺積電轉向Gate-last，說明這種工藝在性能方面還是存在一定的優越性的。雖然Gate-first工藝制程的產品在管芯密度方面較有優勢，但繼續應用這種工藝一定存在一些臺積電無法克服的難題。”

　　歐洲國際微電子中心組織IMEC負責high-k技術研發的主管Thomas Hoffmann曾經在IEDM2009大會上指出了Gate-first工藝在性能方面存在的不足，不過在會后的一次訪談中，他表示盡管Gate- first存在一些性能方面的缺點，但是對一部分對性能并不十分敏感的第功耗器件還是能夠滿足要求的。

　　他表示：“對瑞薩等開發低功耗器件的公司而言，也許Gate-first工藝是目前較好的選擇。這類器件一般對Vt值和管子的性能并沒有太高的要求。不過當產品的制程節點發展到28nm以上級別時，這些公司便需要轉向Gate-last。”不過”對以追求性能為主的廠商而言，Gate-last則是必然之選。IBM的產品顯然屬于這種類型，所以我認為如果他們不使用Gate-last的話，就必須在如何降低Vt的問題上想出好辦法。當然這種方案的復雜性會更大，而且還有可能會影響到產品的良率。而最終他們也有可能會倒向Gate-last工藝，這就是IBM Fishkill生產技術聯盟中的伙伴感到擔心的地方。

　　“ Gate-first工藝控制管子門限電壓的方案和難點所在：上覆層（Cap layer）：據Hoffmann介紹，盡管在Gate-last工藝中，制造商在蝕刻和化學拋光（CMP）工步會遇到一些難題，但是Gate-first工藝也并非省油的燈。

　　如前所述，目前Gate-first工藝雖然不好控制Vt，但也不是完全沒有辦法，其主要的手段是通過設置一定厚度的high-k絕緣體上覆層（cap layer）來實現，這種方案需要在high-k層的上下位置沉積氧化物薄層。比如在NMOS管中，便需要在high-k層的上部沉積一層厚度小于1nm的 La2O3薄層，以達到調整Vt電壓的目的；而在PMOS管中，則需要通過蝕刻工步將這一層薄層去掉，換成 Al2O3材質的薄層，這樣便需要復雜的工藝來控制如何在PMOS管中將這一薄層去掉而不影響到NMOS的上覆層。

　　他表示：”NMOS管的上覆層需要采用La2O3材料制作，而PMOS管則需要用Al2O3來制作上覆層，這樣就需要在NMOS管的上覆層上覆蓋一層光阻膠，然后再用顯影+蝕刻方式去掉沉積在PMOS管中的La2O3，不過處理完成之后要除去覆蓋在厚度小于1nm的La2O3 上覆層上的光阻膠時，由于上覆層的厚度極薄，因此如果不能小心控制就會對上覆層造成一定的損壞，這就要求廠商具備非常高超精密的去膠工藝。

　　Gate-last的優勢：

　　可自由設置和調配柵電極材料的功函數值，充分控制Vt電壓 ASM公司的外延產品和ALD（原子層淀積）業務部經理Glen Wilk則表示業內已經就gate-first與gate-last之間在性能，復雜程度和成本方面的優劣對比爭執了許久，”不過我認為隨著產品制程尺寸的進一步縮小，gate-last工藝的優越性開始逐步體現，由于這種工藝的柵極不必經受高溫工步，因此廠商可以更加自由地設置和調配柵電極材料的功函數值，并很好地控制住管子的Vt電壓。”

　　Wilk表示，隨著制程尺寸的進一步縮小，采用 gate-first工藝的廠商會發現“PMOS管的特性越來越難控制，實施Gate-first工藝的難度也悅來越大，因此我認為未來業界對gate- last工藝的關注程度會越來越廣泛。”Wilk認為，由于gate-last工藝可以很好地控制柵極材料的功函數，而且還能為PMOS管的溝道提供有利改善溝道載流子流動性的硅應變力，因此gate-last工藝將非常適合低功耗，高性能產品使用，他表示：“不過我認為內存芯片廠商可能在轉向gate-last工藝時的步伐可能會稍慢一些，他們可能會在未來一段時間內繼續使用gate- first工藝，不過gate-last工藝顯然有助于提升產品的性能和降低產品的待機功耗。”

　　而 Applied Materials公司的CTO Hans Stork則表示gate-first工藝需要小心對待用來控制Vt電壓的上覆層的蝕刻工步，而gate-last工藝則需要在金屬淀積和化學拋光工步加以注意。

　　HKMG技術未來一段時間內的發展趨勢：

　　High-k絕緣層的材料選擇方面，包括Intel公司的Bohr在內，大家似乎都同意HfO2將在未來一段時間內繼續被用作High-K層的材料，業界近期將繼續在改良HfO2材料上做文章，部分廠商可能還會考慮往HfO2層中添加一些特殊的材料，但他們近期不會把主要的精力放在開發介電常數更高的材料方面。

　　另外，有部分廠商的主要精力則會放在如何減小High-k層下面的SiO2界面層（IL）的厚度方面，其目標是在High-k絕緣層的等效氧化物厚度為10埃時能把這種界面層的厚度降低到5埃左右。

　　Sematech公司負責High-k項目研究的高管Paul Kirsch表示：“業內現在考慮較多的主要是如何進一步優化HfO2材料，而不是再花上五年去開發一種新的High-k材料。從開發時間要求和有效性要求方面考慮，目前最有意義的思路是考慮如何消除SiO2界面層和改善High-K絕緣層的介電常數值。”

　　Gate-first在如何有效消除SiO2界面層（ZIL）方面的優勢及各方評述：

　　消除SiO2界面層方面，在之前舉辦的IEDM會議上，科學家們發布了多篇有關如何消除SiO2界面層的文章（ZIL:zero interface layer），其中IBM的Fishkill技術聯盟也公布了自己的方案。

　　耶魯大學的T.P. Ma教授表示，ZIL技術雖然非常吸引人，但通常需要使用高溫工步來消除SiO2界面層，而gate-first工藝制作的柵極則正好能夠承受這種高溫，所以這項技術對采用gate-first工藝的廠商比較有利。

　　他認為，按照他的理解，ZIL技術的實現需要使用“高溫化學反應”來有效地去除柵極結構中殘留的SiO2界面層，這樣這項工藝對使用gate-first工藝的廠家而言實現起來難度更小一些，而使用gate-last工藝的廠商則會盡量避免使用高溫工步。

　　他還表示，IBM和Sematech公司所制出的ZIL結構已經能夠在5埃的等效氧化層厚度條件下達到較好的防漏電性能。不過據Sematech公司的材料與新興科技研發副總裁Raj Jammy表示，盡管Sematech公司早期的ZIL結構確實是在gatefirst工藝的基礎上制造出來的，但是“要制出ZIL未必需要依靠高溫處理工步，而主要是要去掉界面層中的氧離子。”他還強調不同的情況需要采用不同的熱處理方式來進行處理，才能得到較好的管子參數。

　　而另外一篇IMEC的研究報告則指出，“我們制作ZIF的方法是需要進行高溫熱處理的，不過要生成理想的無界面層柵極結構的方法有很多種，因此未必說gatelast工藝就不利于ZIL的制作。”他還表示應該可以找到一種方案來兼顧ZIL與gatelast工藝的優點。

　　另外，在被問及對ZIL技術的看法時，Intel高管Bohr回答稱，“在我的印象中這種技術并不是很有效，這主要是由于ZIL結構對溝道的載流子遷移率有一定的不良影響，而如果我們能夠很好地控制界面層的材料和厚度，管子的性能一樣也可以達到要求”，他還表示“相比之下，我認為我們應該努力去改善High-K絕緣層的材料，并想辦法減小金屬電極的電容。”

　　Gartner 市調公司的Freeman則表示，從28nm制程節點開始，臺積電公司與GlobalFoundries之間的HKMG產品由于所用的工藝不同，因此將存在比較明顯的區別。按照這樣的差別趨勢發展下去，一種最終的可能就是IBM和GlobalFoundries會在22nm制程節點馬上轉向gate- last工藝，而另外一種可能就是由于gatefirst在ZIL方面的優勢被實際的應用證明，而將慢慢處于領先的位置。

　　Freeman還表示：“在 16nm制程節點，如何控制好管子的界面層，將是至關重要的。”