一種選擇序列的并行折疊計數器
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隨著納米工藝的發展和芯片尺寸的增大，芯片的集成度和設計復雜度越來越高，芯片測試的目標故障、測試數據量測試應用時間也顯著增長。另一方面，昂貴的自動測試設備（ Automatic Test Equipment，ATE）的通道數和帶寬極其有限。因此，研究如何在保障芯片測試故障覆蓋率的前提下，壓縮測試數據，減少測試應用時間，降低測試成本，具有十分重要的意義。
為了減少測試應用時間并保證高測試數據壓縮率，提出一種選擇序列的并行折疊計數器。在分析并行折疊計算理論的基礎上，通過記錄表示折疊索引的組序號和組內序號生成選擇狀態的測試序列，避免了無用和冗余的測試序列的生成。ISCAS標準電路的實驗結果表明，該方案的平均測試數據壓縮率為94. 48%，平均測試應用時間為類似方案的15. 31%。
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