最近有些項目中有涉及到DDR應用，雖然比較簡單，都是單顆粒形式，不像復雜的多顆粒形式，但還是打算總結一下，本篇就先介紹基礎知識。

1.DDRx簡介

DDR是DDR SDRAM的簡稱，只是人們習慣了稱之為DDR，全稱為Double Data Rate Synchronous Dynamic Random Access Memory，中文名為：雙倍速率同步動態隨機存儲器，同步是指需要時鐘。

DDRx發展很快，雖然DDR5的正式規范尚未公布，但是前段時間發布的小米10全系列手機已經搭載了鎂光的LPDDR5。本人在實際工作中用的最多的內存顆粒還是DDR3和LPDDR3，閃存顆粒則是NAND和EMMC，其他的DDR也只是作為了解居多。DDRx顆粒的常見部分參數如表1所示。

表1

1.1 SSTL電平

LVTTL電平為單端信號，而SSTL電平本質上是差分對，其實現機制是將信號與參考電平Vref組成差分對進行比較，如圖1所示，VIH和VIL各有一個交流參數AC和直流參數DC，信號第一次越過AC門限的時刻，作為時序計算的參考點，此后只要信號保持DC門限內，邏輯狀態保持不變，這種設計減小了噪聲、振鈴等對于信號質量的影響。在SSTL_18中，規定了端接電阻上拉到VTT電源，如圖2所示。在典型應用中，VREF和VTT等于VDDQ/2，因此接收端的電壓同時取決于驅動器、端接電阻RT和端接電壓VTT，驅動器的輸出電阻Ron一般不會大于21R。這個端接電阻最主要的作用是提高信號完整性，特別是在一驅多的Fly-by拓撲中，此外還能增強驅動能力，當DDR顆粒較少時（1顆或2顆時，可咨詢DDR原廠確定），VTT可以不用。另外，當驅動端電平分別為高或低時，電流流向相反，因此VTT電源需要具有提供電流和吸收電流的能力，不能使用普通的電源。

圖1

圖2

1.2 HSUL電平

HSUL-12電平主要用于點到點的無端接總線拓撲結構，不需要外部串行或者并行匹配電阻，降低了端接功耗，LPDDR3使用的就是該種電平。

1.3 POD電平

POD是偽漏極開路電平，其內部端接上拉到VDDQ，而SSTL內部是上拉到VDDQ/2，分別如圖3和圖4所示。因此，當驅動端輸出高電平時，由于驅動端和接收端端接電壓均為VDDQ，因此沒有電流流動，降低了功耗；驅動端輸出低電平時，POD由于上拉電壓高，功耗稍大于SSTL。正因此，DDR4多了一個DBI功能，即數據總線翻轉，當一個字節里0的位數大于1的位數時，可以將0和1反轉，以降低功耗。

由于POD的參考電平Vref大小會隨著驅動強度、負載、傳輸線特性等不同而改變，因此DDR4數據信號的參考電平VrefDQ是由芯片內部自己產生的，沒有外接該電平的管腳，只有地址信號的參考電平管腳VrefCA。POD的VrefDQ通過控制寄存器設置值由芯片自行優化調整，稱為VrefDQ Training。

圖3

圖4

另外需要提及的一點是，LPDDR3的內部端接ODT也是上拉到VDDQ。

1.4 Writing Leveling

為了更好的信號完整性，DDR3內存模塊對命令、地址、控制和時鐘信號線采用了fly-by拓撲結構（一種特殊的菊花鏈），如圖5所示。該拓撲結構能夠減小stub的數量和長度，但同時也會引起各內存顆粒CLK和DQS信號之間的飛行時間偏差，因此，DDR3顆粒引入了Writing Leveling功能，如果DDR控制器同時也支持該功能的話（并非所有控制器都支持該功能），就可以補償CLK和DQS之間的飛行時間偏差。Write Leveling的本質目的是使DQS信號的上升沿在到達DDR顆粒時能夠和CLK時鐘信號對齊。DDR控制器通過不斷地調整DQS的發送延時，DDR顆粒則在DQS信號的上升沿采樣CLK時鐘信號，并通過DQ數據信號將CLK時鐘狀態反饋回給DDR控制器，直到DQ信號從0變成1，此時就使CLK和DQS對齊了，確定DQS延時值，完成調整過程，如圖6所示。

圖5

圖6

上述調整過程的文字描述可能不是很直觀，下面通過一個簡單的例子來說明，如圖7所示，顆粒1的CLK飛行時間為1ns，顆粒2的CLK飛行時間為2ns，顆粒1和顆粒2的DQS飛行時間均為1ns。如果不進行Write Leveling調整，顆粒2的CLK信號和DQS信號的飛行時間偏差為1ns，沒有對齊。經過調整后，控制器在發送顆粒1的DQS后，延時1ns再發送顆粒2的DQS，則顆粒1在1ns后收到對齊的DQS和CLK，顆粒2在2ns后收到對齊的DQS和CLK，從而滿足了時序關系。

圖7

2.DDRx引腳說明

2.1 引腳功能

DDRx是典型的源同步時鐘（另一種時鐘系統是共同時鐘），其信號引腳主要有差分時鐘CK/CK#、時鐘使能CKE、片選CS#、行地址選通RAS#、列地址選通CAS#、寫使能WE#、BANK地址選通BA0BAn、地址A0An、數據DQ0~DQn、數據選通DQS/DQS#、數據掩碼DM。不同一代的DDR/DDR2/DDR3的引腳有所不同，以下幾幅圖分別是DDR3，LPDDR3和DDR4的引腳說明。

圖8 DDR3引腳說明

圖8續 DDR3引腳說明

圖9 LPDDR3引腳說明

圖10 DDR4引腳說明

圖10續 DDR4引腳說明

除了上述引腳，DDR3引入了新的引腳，RESET#復位引腳在正常運行時必須是高電平。ZQ引腳必須接一個 240 歐姆的1%高精度電阻到GND，該電阻的作用是校準內部ODT電阻值和DDR導通電阻值Ron，因為內部的電阻會隨著溫度而發生變化，需要校準才能保證準確的終端匹配。

DDR3的參考電壓也分為2個，分別是數據信號的VREFDQ和地址控制信號的VREFCA。

2.2 TDQS功能

另外，在DDR3的規格書里能看到TDQS/TDQS#功能，這個功能比較冷門，工作當中也沒有用過，在JEDEC里描述也是一筆帶過，讓人迷糊。后來在鎂光文檔上（TN-41-06：Micron-Technical Note DDR3 Termination Data Strobe）看到解釋就明白了，在此也分享一下，對電路設計來說有個了解就行，不用過于深究。該功能僅在數據位寬x8的內存顆粒上使用，主要用于簡化x4位寬與x8位寬內存混合使用的存儲器控制系統的設計，如圖11所示，x8的內存條中每8bits需要一對DQS，而x4的內存條中每4bits需要一對DQS，即8bits的x4內存條需要兩對DQS，而x8內存條只需要一對DQS，這就會造成DQS信號的負載不均衡，從而引起信號完整性（SI）問題。因此，x4內存條的其中一對DQS信號連接到x8內存條的TDQS上進行端接，并開啟x8內存條的TDQS功能，從而保證負載均衡，不產生SI問題。

圖11