阻塞賦值對應(yīng)的電路往往與觸發(fā)沿沒有關(guān)系，只與輸入電平的變化有關(guān)系。

非阻塞賦值對應(yīng)的電路結(jié)構(gòu)往往與觸發(fā)沿有關(guān)系，只有在觸發(fā)沿時才有可能發(fā)生賦值的情況。

1、阻塞賦值操作符用等號（即 = ）表示。“阻塞”是指在進(jìn)程語句（initial和always）中，當(dāng)前的賦值語句阻斷了其后的語句，也就是說后面的語句必須等到當(dāng)前的賦值語句執(zhí)行完畢才能執(zhí)行。而且阻塞賦值可以看成是一步完成的，即：計算等號右邊的值并同時賦給左邊變量。例如：

當(dāng)執(zhí)行“x=next_x;”時，x會立即的到next_x的值。而下一句“y=x;”必須等到“x=next_x;”執(zhí)行完畢才能被執(zhí)行。由于這兩條語句都沒有延遲（相當(dāng)于導(dǎo)線），導(dǎo)致他們的等價語句為“y=next_x;”。

賦值是實時的，計算完右面的馬上賦值給左邊的，然后再執(zhí)行下一句，操作時串行的，且在一個alway內(nèi)完成。

2、非阻塞賦值操作符用小于等于號 （即 《= ）表示。“非阻塞”是指在進(jìn)程語句（initial和always）中，當(dāng)前的賦值語句不會阻斷其后的語句。非阻塞語句可以認(rèn)為是分為兩個步驟進(jìn)行的：

①計算等號右邊的表達(dá)式的值，（我的理解是：在進(jìn)入進(jìn)程后，所有的非阻塞語句的右端表達(dá)式同時計算，賦值動作只發(fā)生在順序執(zhí)行到當(dāng)前非阻塞語句那一刻）。

②在本條賦值語句結(jié)束時，將等號右邊的值賦給等號左邊的變量。

例如：

當(dāng)執(zhí)行“x《=next_x;”時，并不會阻斷語句“y《=x;”的執(zhí)行。因此，語句“y《=x;”中的x的值與語句“x《=next_x;”中的x的值不同：語句“y《=x;”中的x是第一個D觸發(fā)器的初值（Q0）。而語句“x《=next_x;”中的x的值是D觸發(fā)器經(jīng)過一個同步脈沖后的輸出值（Q1）。基于此這個進(jìn)程產(chǎn)生了與阻塞賦值進(jìn)程截然不同的結(jié)果，即：產(chǎn)生了移位寄存器的效果。

簡單理解就是，阻塞賦值是按需執(zhí)行，非阻塞賦值是并行執(zhí)行。

為了更好地理解上述要點，我們需要對Verilog 語言中的阻塞賦值和非阻塞賦值的功能和執(zhí)行時間上的差別有深入的了解。為了解釋問題方便下面定義兩個縮寫字：

RHS – 方程式右手方向的表達(dá)式或變量可分別縮寫為：RHS表達(dá)式或RHS變量。LHS – 方程式左手方向的表達(dá)式或變量可分別縮寫為：LHS表達(dá)式或LHS變量。

IEEE Verilog標(biāo)準(zhǔn)定義了有些語句有確定的執(zhí)行時間，有些語句沒有確定的執(zhí)行時間。若有兩條或兩條以上語句準(zhǔn)備在同一時刻執(zhí)行，但由于語句的排列次序不同（而這種排列次序的不同是IEEE Verilog標(biāo)準(zhǔn)所允許的）， 卻產(chǎn)生了不同的輸出結(jié)果。這就是造成Verilog模塊冒險和競爭現(xiàn)象的原因。為了避免產(chǎn)生競爭，理解阻塞和非阻塞賦值在執(zhí)行時間上的差別是至關(guān)重要的。