對于設計者來說，當然希望我們設計的電路的工作頻率(在這里如無特別說明，工作頻率指FPGA片內的工作頻率)盡量高。我們也經常聽說用資源換速度，用流水的方式可以提高工作頻率，這確實是一個很重要的方法，今天我想進一步去分析該如何提高電路的工作頻率。

我們先來分析下是什么影響了電路的工作頻率。我們電路的工作頻率主要與寄存器到寄存器之間的信號傳播時延及clock skew有關。在FPGA內部如果時鐘走長線的話，clock skew很小，基本上可以忽略, 在這里為了簡單起見，我們只考慮信號的傳播時延的因素。信號的傳播時延包括寄存器的開關時延、走線時延、經過組合邏輯的時延(這樣劃分或許不是很準確，不過對分析問題來說應該是沒有可以的)，要提高電路的工作頻率，我們就要在這三個時延中做文章，使其盡可能的小。

我們先來看開關時延，這個時延是由器件物理特性決定的，我們沒有辦法去改變，所以我們只能通過改變走線方式和減少組合邏輯的方法來提高工作頻率。

1.通過改變走線的方式減少時延。以altera的器件為例，我們在quartus里面的timing closure floorplan可以看到有很多條條塊塊，我們可以將條條塊塊按行和按列分，每一個條塊代表1個LAB，每個LAB里有8個或者是10個LE。它們的走線時延的關系如下：同一個LAB中(最快) < 同列或者同行 < 不同行且不同列。

我們通過給綜合器加適當的約束(不可貪心，一般以加5%裕量較為合適，比如電路工作在100Mhz，則加約束加到105Mhz就可以了，貪心效果反而不好，且極大增加綜合時間)可以將相關的邏輯在布線時盡量布的靠近一點，從而減少走線的時延。(注：約束的實現不完全是通過改進布局布線方式去提高工作頻率，還有其它的改進措施)

2.通過減少組合邏輯的減少時延。上面我們講了可以通過加約束來提高工作頻率，但是我們在做設計之初可萬萬不可將提高工作頻率的美好愿望寄托在加約束上，我們要通過合理的設計去避免出現大的組合邏輯，從而提高電路的工作頻率，這才能增強設計的可移植性，才可以使得我們的設計在移植到另一同等速度級別的芯片時還能使用。

我們知道，目前大部分FPGA都基于4輸入LUT的，如果一個輸出對應的判斷條件大于四輸入的話就要由多個LUT級聯才能完成，這樣就引入一級組合邏輯時延，我們要減少組合邏輯，無非就是要輸入條件盡可能的少，這樣就可以級聯的LUT更少，從而減少了組合邏輯引起的時延。

我們平時聽說的流水就是一種通過切割大的組合邏輯(在其中插入一級或多級D觸發器，從而使寄存器與寄存器之間的組合邏輯減少)來提高工作頻率的方法。比如一個32位的計數器，該計數器的進位鏈很長，必然會降低工作頻率，我們可以將其分割成4位和8位的計數，每當4位的計數器計到15后觸發一次8位的計數器，這樣就實現了計數器的切割，也提高了工作頻率。

在狀態機中，一般也要將大的計數器移到狀態機外，因為計數器這東西一般是經常是大于4輸入的，如果再和其它條件一起做為狀態的跳變判據的話，必然會增加LUT的級聯，從而增大組合邏輯。以一個6輸入的計數器為例，我們原希望當計數器計到111100后狀態跳變，現在我們將計數器放到狀態機外，當計數器計到111011后產生個enable信號去觸發狀態跳變，這樣就將組合邏輯減少了。

上面說的都是可以通過流水的方式切割組合邏輯的情況，但是有些情況下我們是很難去切割組合邏輯的，在這些情況下我們又該怎么做呢?

狀態機就是這么一個例子，我們不能通過往狀態譯碼組合邏輯中加入流水。如果我們的設計中有一個幾十個狀態的狀態機，它的狀態譯碼邏輯將非常之巨大，毫無疑問，這極有可能是設計中的關鍵路徑。那我們該怎么做呢?還是老思路，減少組合邏輯。我們可以對狀態的輸出進行分析，對它們進行重新分類，并根據這個重新定義成一組組小狀態機，通過對輸入進行選擇(case語句)并去觸發相應的小狀態機，從而實現了將大的狀態機切割成小的狀態機。在ATA6的規范中(硬盤的標準)，輸入的命令大概有20十種，每一個命令又對應很多種狀態，如果用一個大的狀態機(狀態套狀態)去做那是不可想象的，我們可以通過case語句去對命令進行譯碼，并觸發相應的狀態機，這樣做下來這一個模塊的頻率就可以跑得比較高了。

總結：提高工作頻率的本質就是要減少寄存器到寄存器的時延，最有效的方法就是避免出現大的組合邏輯，也就是要盡量去滿足四輸入的條件，減少LUT級聯的數量。我們可以通過加約束、流水、切割狀態的方法提高工作頻率。

原文標題：如何提高FPGA的運行速度

文章出處：【微信公眾號：FPGA設計論壇】歡迎添加關注!文章轉載請注明出處。

審核編輯：湯梓紅