前面已經(jīng)寫了大約10篇左右文章介紹了SV，效果不是特別理想，對于一些常規(guī)的概念還是比較好理解的，但是對于一些新的專業(yè)術(shù)語，翻譯的比較拗口還是比較難理解的，這是因為國內(nèi)還沒有針對可綜合SystemVerilog系統(tǒng)的介紹，導(dǎo)致標(biāo)準(zhǔn)里的術(shù)語翻譯不精確，后續(xù)可能還是使用英語單詞來表示，然后用一些非專業(yè)術(shù)語去解釋，下面簡單總結(jié)一下這十幾篇內(nèi)容。

最前面幾篇文章重點介紹SystemVerilog仿真與綜合概念及一些對比，總結(jié)如下：

SystemVerilog是硬件設(shè)計和驗證語言的IEEE行業(yè)標(biāo)準(zhǔn)。標(biāo)準(zhǔn)編號為IEEE 1800。SystemVerilog名稱將替換舊版Verilog名稱。SystemVerilog語言是原始Verilog硬件描述語言的完整超集。SystemVerilog是一種雙用途語言，用于描述數(shù)字硬件功能以及驗證測試臺。

硬件行為可以在幾個抽象級別上表示，從非常詳細(xì)的門級模型到非常抽象的事務(wù)級模型。本系列的重點是在寄存器傳輸級別（RTL）編寫SystemVerilog模型。RTL模型表示基于周期的行為，很少或根本沒有提及如何在硅中實現(xiàn)功能。

SystemVerilog RTL模型如果編碼正確，可以進行仿真和綜合，仿真使用用戶定義的測試臺將激勵應(yīng)用于設(shè)計輸入，并驗證設(shè)計功能是否符合預(yù)期。仿真對SystemVerilog語言的使用沒有任何限制。綜合將抽象的RTL功能轉(zhuǎn)換為詳細(xì)的門級實現(xiàn)。綜合編譯器限制了可以使用哪些SystemVeriIog語言結(jié)構(gòu)以及如何使用這些結(jié)構(gòu)。Lint checker工具可用于檢查RTL模型是否符合綜合編譯器的限制。

接下來完整的介紹了SV的數(shù)據(jù)類型：網(wǎng)絡(luò)和變量類型，總結(jié)如下：

研究了SystemVerilog語言中預(yù)定義的內(nèi)置類型和數(shù)據(jù)類型。重點是對編寫RTL模型有用的類型和數(shù)據(jù)類型，這些RTL模型將以最佳方式進行仿真和綜合。

SystemVerilog具有2-state和4-state數(shù)據(jù)類型。4-state數(shù)據(jù)類型的四值系統(tǒng)允許建模硬件行為值0、1和Z表示物理硬件。值X用于仿真不關(guān)心條件，其中設(shè)計工程師不關(guān)心物理硬件是否具有0或1值。仿真器還使用X值表示潛在問題，其中仿真無法確定實際邏輯門是否具有0、1或Z。SystemVerilog的2-state類型不應(yīng)用于仿真硬件行為，因為它們沒有X值來表示仿真期間的潛在設(shè)計錯誤。

SystemVerilog網(wǎng)絡(luò)類型（如wire類型）用于將設(shè)計塊連接在一起。網(wǎng)絡(luò)始終使用4-state數(shù)據(jù)類型，并且當(dāng)有多個源驅(qū)動同一網(wǎng)絡(luò)時，可以解析最終值。SystemVerilog變量類型用于接收賦值語句左側(cè)的值，并將存儲賦值=直到對變量進行另一次賦值。SystemVerilog有幾種網(wǎng)絡(luò)類型和變量數(shù)據(jù)類型。已經(jīng)展示了聲明網(wǎng)絡(luò)和變量的語法，并討論了重要的語義規(guī)則。還討論了在RTL模型中如何正確使用這些不同的網(wǎng)絡(luò)和變量。

SystemVeriIog允許通過使用參數(shù)和localparam常量編寫可配置的模型。可以使用參數(shù)重寫（也稱為參數(shù)重新定義）為模塊的每個實例指定常數(shù)的唯一值。

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數(shù)字硬件建模-Verilog篇階段總結(jié)及SystemVerilog篇介紹

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SystemVerilog（三）-仿真

FPGA的綜合和約束的關(guān)系

SystemVerilog（五）-文本值

SystemVerilog（六）-變量

SystemVerilog（七）-網(wǎng)絡(luò)

數(shù)字硬件建模SystemVerilog（八）-端口聲明

現(xiàn)在介紹完前兩級的內(nèi)容，后續(xù)將介紹最重要的一章-《用戶自定義類型和包》。有什么問題可以后臺留言。

原文標(biāo)題：SystemVerilog-階段性總結(jié)（一）

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