短路耐受時間(tsc)對于功率半導體器件來說是一個比較重要的參數，這也是為什么它會成為目前SiC推廣和應用中被多次提及的原因。從目前來看，SiC的短路能力相對于先進的Si基IGBT來講是低的。有的人就會說了，SiC宣傳得如此強大的材料特性，為什么如此，短路能力這么不夠看呢？當然了，萬物皆不可十全十美，有強有弱才是推動發展的驅動力。

我們都知道，IGBT發生短路時，需要在10us或者更短的時間內關閉IGBT，在相同的短路能耗下可以由其他參數來進行調節，如柵極電壓VGE，母線電壓等，但最終都是為了保證IGBT不會因為過熱而失效。而SiC MOSFET的固有短路能力較小，根本原因也是因為熱，是在于短路事件前后的溫度分布不合理！

溫度分布

我們來看一下在一定短路時間前后Si IGBT和SiC MOSFET的溫度分布，

可以看出，SiC MOS在3us短路前后，整個器件結構的溫度分布情況，幾乎整個短路能量都在整個結構的前端便面附近產生和消耗。而對于1200V SiC MOSFET，這個有源基區僅僅在10um的范圍內。短路產生的能耗主要產生在這個區域前端，導致前端區域溫度升高，尤其在前端的金屬層、柵極氧化物和其他前端部分造成很大的熱應力。而這個較大的溫度梯度使得背面的溫度幾乎沒有變化。而Si IGBT的溫度在整個器件結構上分布的更為均勻，最高溫度出現在整個厚度的2/3處。

因此，★為了提高SiC MOSFET的短路耐受性，特別是正面附近相關的互連結構必須進行熱優化。

當然，從SiC MOSFET的內部特性也可以調整其短路特性(這無可厚非，內部權衡是功率器件一直以來所具有的), 但是這又變得“眾口難調”的情況，只能“折中”。

內部特性權衡

從SiC MOSFET結構出發，大致由一下幾種方式，這些可以從其飽和電流的公式大致看出，SiC MOSFET飽和電流

ID,sat=k/2*(Vgs-Vgs,th)2

Vgs為柵極電壓，Vgs,th為柵極閾值電壓。

其中，k為通道電導率，可表示為

k=（W*Cox*μn)/L

下面是一個DMOSFET的結構，

其中，W為JFET寬度，L為溝道長度，Cox為單位面積氧化物電容，μn為電子遷移率。

基于短路時間耐量和飽和電流的關系，我們可以看出，通過調整內部特性來提高SiC MOSFET的短路耐量，一般由下面幾種權衡：L通道寬度權衡、Vgs,th權衡、Vgs偏置權衡；也可通過Rds,on來權衡(所有短路時間都可以通過犧牲Rds,on來實現)。

但是，這種權衡相應地會對溝道電阻產生影響，從下面的溝道電阻公式我們可以看出來，

RCH=1/((W/L)*Cox*μn*(Vgs-Vgs,th))

柵極偏置控制已經在SiC MOSFET短路保護中被應用，在檢測到短路時，Vgs立即降低。

下圖給到了這些權衡的關系依賴示意圖：

所以，★短路時間和Rds,on之間存在取舍，這也部分說明了SiC MOSFET做出選擇的出發點。值得一提的是，以短路時間為代價的低Rds,on只可能在一定程度上實現，因為足夠的場屏蔽結構和實現高柵極氧化物的最小柵極氧化層厚度是有限的。這由于元胞設計和電壓等級有關聯。

為了實現高溝道寬度的低Rds,on,與相同電壓等級的Si IGBT相比，SiC MOSFET的"飽和電流和額定電流"的比值ID,sat/Inom往往高很多，一般在10~15倍的范圍內；而我們知道的10us短路耐受的IGBT來說一般在4~6倍(有助于保證整體較低的短路能耗)的范圍內。

另外，飽和電流和電壓等級也有密切關系。這個關系的原因歸結于DIBL，即漏感應勢壘降低效應(和元胞結構、P屏蔽區域有關)，該效應與SiC MOSFET中的短n溝道有關。當漏源電壓增加時，電場/空間電荷區域向溝道區域靠近，有效地縮短了溝道。因此，隨著漏源電壓升高，Vth,gs減小，ID,sat增加(可以結合上面的飽和電流公式來看)。下圖是DIBL效應，Vgs,th隨VDS升高而減小，ID,sat隨VDS升高而升高的示意圖。

小結

為了克服Rds,on和短路能力之間的艱難權衡，越來越多的保護措施被提出，比如智能門極驅動方案；好像有的因為SiC MOSFET短路時間短，干脆不進行短路保護。當然，相信未來會發展，一切都有希望......

審核編輯：劉清