在日常PCB版圖設計中，阻抗突變是不可避免的事情。下圖為日常的版圖走線：

圖中標記處為常見的阻抗突變。

簡短意賅，直接給出阻抗突變總結圖：

1、拐角

之前有推導過，導線中的電子速度為1cm/s， 所以90°拐角不會影響電子速度。90°拐角彎曲處更多影響是線寬，造成容性突變，影響信號質量。

2、過孔

記得之前總結過孔經驗法則的時候，有過這么兩條：

1.50?傳輸線單位長度電容約為3.3 pF/in；

2.過孔樁線的單位長度電容約為5 pF/in。

為了大家有個直觀的印象，對過孔的阻抗突變做了個仿真，見下圖：

在實際的工作中，所以才有對高速信號的過孔，進行優化處理，比如stiching Via，Antipad等來減少阻抗突變

3、樁線

隨著產品的高速化，很多Stub都做了Backdrill的處理，來控制反射，優化阻抗突變。這里面對高速率產品有需要考慮PCB工藝的誤差。

樁線越長，阻抗的容性突變越大

4、Breakout

芯片出Pin的Breakout(Pin field)區域，一般走線比較窄，出了這個區域走線恢復正常。

Breakout 區域線變窄，阻抗變大。

5、其他

信號在走線部分跨分割，除了增加感性突變，還會引起串擾和輻射。這里就不做展開。

信號經過連接器從一塊電路板傳輸到另一塊電路板，連接器呈現出典型的感性負載特征。

6、影響

以上的這些突變會對信號產生什么影響呢？

容性突變使接收端產生下沖噪聲&接收端信號延遲。

感性突變使接收端產生上沖噪聲&接收端信號延遲。

7、總結

既然知道了阻抗突變的危害，我們就需要在實際的工作中，進行管控。之前的總結里給出過相關經驗公式。

容性突變的裕量：

感性突變的裕量：

如果導線的特性阻抗為50?，信號上升邊為1 ns，則可容許的最大串聯電感約為0.2 x 50 x 1 ns=10 nH。

總之，管控也好，優化也罷，信號完整性工程師所要做的就是保證鏈路在裕量范圍之內。



審核編輯：劉清