02. 源同步時序系統

針對普通時鐘系統存在著限制時鐘頻率的弊端，人們設計了一種新的時序系統，稱之為源同步時序系統。它最大的優點就是大大提升了總線的速度，在理論上信號的傳送可以不受傳輸延遲的影響。下面我們來看看這種源同步時鐘系統的結構。

1.源同步系統的基本結構

上圖是一個基本的源同步時鐘系統的結構示意圖。可以看到，驅動芯片在發送數據信號的同時也產生了選通信號(Strobe)，而接收端的觸發器由該選通信號脈沖控制數據的讀取，因此，這個選通信號也可以稱為源同步時鐘信號。

源同步時鐘系統中，數據和源同步時鐘信號是同步傳輸的，我們保證這兩個信號的飛行時間完全一致，這樣只要在發送端的時序是正確的，那么在接收端也能得到完全正確的時序。整個系統在時序上的穩定性完全體現在數據和選通信號的匹配程度上，包括傳輸延遲的匹配，器件性能的匹配等等，只要兩者條件完全相同，那么我們就可以保證系統的時序絕對正確，而對系統的最高時鐘頻率沒有任何限制。

當然，對于任何數據接收來說，一定的建立和保持時間都是必須滿足的，源同步時鐘系統也同樣如此，主要體現在數據信號和選通信號之間的時序要求上。最理想的情況就是選通信號能在數據信號的中央部分讀取，如圖下圖所示，這樣才能保證最充分的建立和保持時間。

為了保證選通信號和數據信號相對保持正確的時序，在源同步時鐘系統中是通過驅動芯片內部的數字延時器件DLL來實現(見下圖)，而不是通過PCB走線來控制，因為相比較而言，DLL器件能做到更為精確的延時，同時還可以受芯片電路控制，調節起來更為方便。

2.源同步時序要求

前面已經提到源同步時鐘系統設計中最重要的一點就是保證data和strobe信號之間的偏移(Skew)最小，引起這些誤差的最主要的因素就是實際系統中各器件的時序參數Tco的不同，此外還有布線上引起的差異，為了更好地說明這些Skew對時序的具體影響，下面我們還是通過時序圖分析的方法來計算一下源同步時鐘系統中信號的建立時間裕量和保持時間裕量。

首先考慮建立時間裕量：

和普通時序分析的方法一下，我們也是從建立時間環的角度考慮，參考下面的結構圖，我們可以作出驅動端和接收端的時序示意圖(下圖)。

Tdata = Tco_data +Tflt_data

Tstrobe = Tco strobe + Tflt strobe + Tdelay

其中，Tco和Tflt分別代表數據/選通信號在器件的內部延遲和信號傳輸的飛行時間，Tdelay是指數據信號和選通信號之間的延遲，由系統內DLL延時器件決定，圖中假設為一個時鐘周期。

將上式帶入建立時間裕量的計算公式：Tsetup margin = Tclk – Tdata– Tsetup可以得到：

Tsetup margin =(Tco strobe + Tflt strobe + Tdelay)- (Tco data+ Tflt data) – Tsetup

如果我們將數據和Strobe信號在器件內的延時差異定義為Tvb;將PCB走線引起的延時差異定義為Tpcb skew：

Tvb = Tco data– (Tco strobe + Tdelay)

Tpcb skew = Tflt data – Tflt strobe

這樣可以得到一個簡單的建立時間裕量方程：

Tsetup margin = - Tvb – Tsetup – Tpcb skew (1.6.5)

注意：公式1.6.5中Tvb是一個負值，從公式中可以看出，如果數據和選通信號的Tco相同的話，其大小就是- Tdelay ，也就說明數據信號必須提前于選通信號發送。

再考慮保持時間裕量，如下圖所示，同樣分析可以得到：

再考慮保持時間裕量，如圖1-6-12，同樣分析可以得到：

Thold margin = (Tco data + Tflt data + Tdelay) – (Tco strobe +Tflt strobe) – Thold

如果定義：Tva = Tco data – Tco strobe + Tdelay 為正值;Tpcb skew定義不變。則保持時間裕量的計算公式為：

Thold margin = Tva – Thold – Tpcb skew (1.6.6)

在公式1.6.5和1.6.6中，兩個重要的參數是Tvb和Tva，Tvb表示“Valid before”，即數據在選通脈沖前有效存在的時間;Tva表示“Valid after”，指選通信號脈沖之后數據仍然有效持續的時間。這兩個時序參數一般都可以在器件的datasheet上會找到。

和普通時鐘系統相比，源同步總線在PCB布線的設計上反而更為方便，設計者只需要嚴格保證線長的匹配就行了，而不用太多的考慮信號走線本身的長度。當然，盡管源同步數據傳輸在理論上突破了頻率的限制，但隨著頻率的提高，在控制Skew上也變得越來越困難，尤其是一些信號完整性因素帶來的影響也越發顯得突出，而且目前的高速系統設計中，往往綜合應用了普通時鐘和源同步時鐘技術，比如對于地址/控制信號采用普通時鐘總線，而高速的數據傳輸則是采用源同步總線。這些對于高速PCB設計分析人員來說是一個非常嚴峻的挑戰。

審核編輯：湯梓紅