隨著集成電路（IC）的加速，大多數脈沖和函數發(fā)生器的上升/下降時間（典型值為5ns）不足以測量20ns以下的時間間隔。您可以使用模擬開關或高級 CMOS 邏輯門來克服此限制，從而創(chuàng)建更快的數字邊沿。這些開關的導通/關斷時間產生非常快的上升/下降時間。單刀雙擲 （SPDT） 開關可以產生高電平和低電平可編程的脈沖。

與大多數數字和許多模擬工藝的亞微米幾何形狀相關的小人國尺寸導致更快的電路操作。隨著IC的加速，大多數脈沖和函數發(fā)生器的上升/下降時間（典型值為5ns）不足以測量低于20ns的時間間隔。您可以使用模擬比較器或高級CMOS邏輯門來克服這一限制，從而創(chuàng)建更快的數字邊沿。它們的上升/下降時間足夠快，但信號電平包括接地和V抄送只。

高速數字電路中使用的亞微米工藝也已應用于模擬開關，因此這些開關的導通/關斷時間也會產生非常快的上升/下降時間。更重要的是，單刀雙擲 （SPDT） 開關可以產生高電平和低電平可編程的脈沖。

模擬開關的一個阻礙其用作脈沖發(fā)生器的特性是固有的內置延遲（先開后合時間），可確保SPDT開關在轉換期間不會將兩個開關端子短接在一起。不幸的是，這種延遲和開關的有限導通時間也會延長上升和下降時間。可以通過在電路中添加動態(tài)上拉和下拉來避免這種影響（圖1）。足夠低的上拉/下拉阻抗可以顯著改善相應的上升和下降時間。

圖1.該脈沖發(fā)生器輸出端的模擬開關提供的動態(tài)上拉和下拉功能可確保快速上升/下降時間。

輸入時鐘信號 （Φ1） 控制配置為上拉/下拉驅動器的單刀雙擲模擬開關 （U1）。Φ1也通過高速CMOS逆變器（U3）發(fā)送，以產生延遲時鐘信號（Φ2）。延遲時鐘驅動配置為輸出驅動器的SPDT模擬開關（U2）。

考慮 Φ1 低而 Φ2 高的穩(wěn)態(tài)條件。U1的COM引腳和U2的COM引腳連接到V_LOW，Φ1的上升沿導致U1將輸出信號拉高。由于串聯電阻R1相對于MAX4644導通電阻較大（典型值為47Ω vs 2.5Ω），因此對輸出電壓的直接影響很小。然而，一旦Φ1通過逆變器串傳播，Φ2的下降沿會導致U2從V躍遷在（低）到 V在（高）.低阻抗上拉（R1）的存在為信號轉換提供了驅動力，緊隨其后的是U2的閉合。

輸入信號為 5V 邏輯信號，輸出擺幅為 1V 至 2V（圖 2）。您可以設置 V在（低）和 V在（高）到 U1 和 U2 供應范圍內的任何水平。請注意，電路的靜態(tài)電流基本上為零，僅在輸出轉換期間出現短暫的峰值。輸出端的上升/下降時間約為4ns，輸出阻抗為2.5Ω。

圖2.圖1的輸入（下跡線）和輸出（上跡線）說明了快速輸出轉換和可設置的輸出電平。

審核編輯：郭婷