具有高達18位分辨率和10 MSPS采樣速率的逐次逼近型模數轉換器（ADC）可滿足許多數據采集應用的需求，包括便攜式、工業、醫療和通信。本文介紹如何初始化逐次逼近型ADC以獲得有效轉換。

逐次逼近架構

逐次逼近型ADC由四個主要子電路組成：采樣保持放大器（SHA）、模擬比較器、基準數模轉換器（DAC）和逐次逼近寄存器（SAR）。由于SAR控制轉換器的運行，因此逐次逼近轉換器通常稱為SAR ADC。

圖1.基本 SAR ADC 架構。

上電和初始化后，CONVERT 上的信號開始轉換周期。開關閉合，將模擬輸入連接到 SHA，SHA 獲取輸入電壓。當開關斷開時，比較器確定現在存儲在保持電容上的模擬輸入是大于還是小于DAC電壓。首先，最高有效位（MSB）導通，將DAC輸出電壓設置為中間電平。比較器輸出建立后，如果DAC輸出大于模擬輸入，則逐次逼近寄存器關斷MSB，如果輸出較小，則保持導通。該過程以下一個最高有效位重復，如果比較器確定DAC輸出大于模擬輸入，則將其關閉，如果輸出較小，則保持導通。這種二分搜索一直持續到測試寄存器中的每個位為止。由此產生的DAC輸入是采樣輸入電壓的數字近似值，由ADC在轉換結束時輸出。

與SAR轉換代碼相關的因素

本文討論與有效的首次轉化相關的以下因素：

電源時序 （AD765x-1）
訪問控制 （AD7367）
復位 （AD765x-1/AD7606）
精煉/重新輸出 （AD765x-1）
模擬輸入建立時間（AD7606）
模擬輸入范圍（AD7960）
省電/待機模式（AD760x）
延遲延遲（AD7682/AD7689、AD7766/AD7767）
數字接口時序

電源排序

一些采用多個電源工作的ADC具有明確定義的上電時序。AN-932應用筆記“電源排序”為設計這些ADC的電源提供了很好的參考。應特別注意模擬和基準輸入，因為它們通常不應超過模擬電源電壓0.3 V以上。因此，AGND – 0.3 V < VIN < VDD + 0.3 V，AGND – 0.3 V < VREF < VDD + 0.3 V。模擬電源應在模擬輸入或基準電壓之前導通，否則模擬內核可能會在閂鎖狀態下上電。以類似的方式，數字輸入應介于DGND ? 0.3 V和VIO + 0.3 V之間。I/O電源必須在接口電路之前（或同時）導通，否則這些引腳上的ESD二極管可能會正向偏置，并在未知狀態下為數字內核上電。

電源斜坡期間的數據訪問

請勿在電源穩定之前訪問ADC，因為這可能會使其處于未知狀態。圖2顯示了一個示例，其中主機FPGA嘗試從AD7367讀取數據，同時DV抄送正在加速，這可能會使 ADC 進入未知狀態。

圖2.在DVCC上升期間讀取數據。

SAR ADC 初始化與復位

許多SAR ADC，如AD760x和AD765x-1，上電后需要復位才能初始化。在所有電源穩定后，應施加指定的RESET脈沖，以確保ADC以預期狀態啟動，數字邏輯控制處于默認狀態，轉換數據寄存器清零。上電后，電壓開始在 REF 上積聚在/裁判外引腳，ADC進入采集模式，并配置用戶指定的模式。完全上電后，AD760x應看到上升沿復位，以將其配置為正常工作。RESET高脈沖通常應為50 ns寬。

建立基準電壓

ADC將模擬輸入電壓轉換為參考基準電壓的數字代碼，因此基準電壓在首次轉換之前必須穩定。許多SAR ADC具有參考電壓在/裁判外引腳和 REF 或 REFCAP 引腳。外部基準可通過 REF 使內部基準過驅動在/裁判外引腳或內部基準可以直接驅動緩沖器。REFCAP引腳上的電容對內部緩沖器輸出進行去耦，這是用于轉換的基準電壓。圖3所示為AD765x-1數據手冊中的基準電壓源電路示例。

圖3.基準電壓源電路AD765x-1

確保 REF 或 REFCAP 上的電壓在第一次轉換之前已經穩定。壓擺率和建立時間因不同的儲能電容而異，如圖4所示。

圖4.AD7656-1 REFCAPA/B/C引腳上的電壓斜坡，采用不同的電容。

此外，設計不當的基準電壓源電路會導致嚴重的轉換誤差。基準電壓源問題的最常見表現是“卡住”代碼，這可能是由儲能電容的尺寸和位置、驅動強度不足或輸入端噪聲較大引起的。Alan Walsh 撰寫的《精密逐次逼近型 ADC 的電壓參考設計》（《模擬對話》第 47 卷，第 2 期，2013 年）提供了有關 SAR ADC 參考設計的詳細信息。

模擬輸入建立時間

對于多通道、多路復用應用，驅動器放大器和ADC的模擬輸入電路必須建立至16位電平（0.00076%），才能在內部電容陣列上進行滿量程步進。遺憾的是，放大器數據手冊通常規定建立至0.1%或0.01%電平。指定的建立時間可能與16位級別的建立時間有很大不同，因此在選擇驅動器之前需要進行驗證。

特別注意多路復用應用中的建立時間。多路復用器切換后，確保在轉換開始之前留出足夠的時間讓模擬輸入建立到指定的精度。將AD7606與多路復用器配合使用時，±10 V輸入范圍至少留出80 μs，±5 V輸入范圍至少留出88 μs，以使所選通道有足夠的時間建立至16位分辨率。Alan Walsh 的《精密 SAR 模數轉換器的前端放大器和 RC 濾波器設計》（《模擬對話》第 46 卷，第 4 期，2012 年）提供了有關放大器選擇的更多詳細信息。

模擬輸入范圍

確保模擬輸入在指定的輸入范圍內，特別注意具有指定共模電壓的差分輸入范圍，如圖5所示。

圖5.具有共模電壓的全差分輸入。

例如，AD7960 18位、5 MSPS SAR ADC的差分輸入范圍為–VREF至+VREF，但折合到地端的VIN+和VIN?均應在–0.1 V至VREF + 0.1 V范圍內，共模電壓應在VREF/2左右，如表1所示。

表 1.AD7960的模擬輸入規格

使SAR ADC退出省電或待機模式

為了節省功耗，一些SAR ADC在空閑時進入省電或待機模式。確保ADC在第一次轉換開始之前退出此低功耗模式。例如，AD7606系列提供兩種省電模式：完全關斷和待機。這些模式由 GPIO 引腳 STBY 和 RANGE 控制。

圖6顯示，當STBY和RANGE恢復為高電平時，AD7606從完全關斷模式進入正常模式，并配置為±10 V范圍。此時，REGCAPA、REGCAPB 和 REGCAP 引腳將上電至數據手冊中概述的正確電壓。待機模式時，上電時間約為100 μs，但外部基準電壓源模式下約為13 ms。當從關斷模式上電時，必須在所需的上電時間過后施加RESET信號。數據手冊規定了上電和復位上升沿之間所需的時間，如t喚醒關機.

圖6.AD7606初始化時序

具有延遲延遲的SAR ADC

一種普遍的看法是，SAR ADC 沒有延遲延遲，但某些 SAR ADC 具有配置更新的延遲延遲，因此在延遲延遲（可能是幾個轉換周期）過去之前，第一個有效的轉換代碼可能未定義。

例如，AD7985具有兩種工作轉換模式：睿頻和正常。睿頻模式可實現高達 2.5 MSPS 的最快轉換速率，不會在兩次轉換之間掉電。渦輪模式下的第一次轉換包含無意義的數據，應忽略。另一方面，在正常模式下，第一次轉換是有意義的。

對于AD7682/AD7689，上電后的前三個轉換結果尚未確定，因為直到第二個EOC之后才會進行有效配置。因此，需要兩個虛擬轉換，如圖7所示。

圖7.AD7682/AD7689的一般時序。

在硬件模式下使用AD765x-1時，RANGE引腳的邏輯狀態在BUSY 信號的下降沿進行采樣，以確定下一次同步轉換的范圍。經過有效的RESET脈沖后，AD765x-1默認工作在±4 × VREF范圍內，沒有延遲問題。但是，如果AD765x-1的工作電壓范圍為±2 × VREF范圍，則必須使用一個虛擬轉換周期來選擇BUSY第一個下降沿的范圍。

此外，一些SAR ADC（如過采樣SAR ADC7766/AD7767）具有后數字濾波器，會導致額外的延遲延遲。當多路復用此類ADC的模擬輸入時，主機必須等待完整的數字濾波器建立時間，才能獲得有效的轉換結果;在此建立時間之后，可以切換通道。

如表2所示，AD7766/AD7767的延遲為74除以輸出數據速率（74/ODR）。以128 kHz的最大輸出數據速率運行時，AD7766/AD7767支持1.729 kHz多路復用器開關速率。

表 2.AD7766/AD7767的數字濾波器延遲

數字接口時序

最后但并非最不重要的一點是，主機可以通過一些常見的接口選項訪問SAR ADC的轉換結果，例如菊花鏈模式下的并行、并行字節、IIC、SPI和SPI。要獲得有效的轉換數據，請確保遵循數據手冊中的數字接口時序規格。

結論

要從SAR ADC獲取第一個有效的轉換代碼，請遵循本文中討論的建議。可能需要其他特定的配置支持;在第一個轉換周期開始之前，請參閱目標SAR ADC數據手冊或應用筆記進行初始化。