Umesh Jayamohan

當(dāng)今的射頻模數(shù)轉(zhuǎn)換器（RF ADC）在采樣速率和可用帶寬方面取得了長(zhǎng)足的進(jìn)步。它們還包含更多的數(shù)字處理，并且在電源方面增加了復(fù)雜性。話雖如此，為什么當(dāng)今的RF ADC中有這么多不同的電源軌和域？

要了解電源域和電源的激增，我們需要沿著ADC的歷史軌跡走一趟。在ADC只是ADC的時(shí)代，采樣速度較慢（10MHz），數(shù)字內(nèi)容量很小甚至不存在。電路的數(shù)字部分主要涉及弄清楚如何將位傳輸?shù)綌?shù)字接收邏輯——專用集成電路（ASIC）或現(xiàn)場(chǎng)可編程門陣列（FPGA）。用于制造這些電路的工藝節(jié)點(diǎn)是更高的幾何形狀，大約 180 nm 或更大。您可以從單個(gè)電壓軌（1.8 V）和兩個(gè)不同的域（分別用于模擬和數(shù)字域的AVDD和DVDD）中獲得足夠的性能。

隨著硅加工技術(shù)的改進(jìn)，晶體管的幾何形狀減小，這意味著每毫米可以封裝更多的晶體管（換句話說，功能）2.但是，預(yù)計(jì)ADC仍有望實(shí)現(xiàn)與上一代ADC相同（或更好）的性能?，F(xiàn)在，ADC的設(shè)計(jì)采用了多方面的方法，其中：

必須提高采樣速度和模擬帶寬

性能必須與上一代相同或更好

有更多的片上數(shù)字處理來輔助數(shù)字接收邏輯

讓我們進(jìn)一步討論這些特性中的每一個(gè)，以及它們?nèi)绾螌?duì)硅設(shè)計(jì)構(gòu)成挑戰(zhàn)。

對(duì)速度的需求

在CMOS技術(shù)中，最流行的更快（帶寬）的方法是更?。ňw管幾何形狀）。使用幾何形狀更精細(xì)的CMOS晶體管可以減少寄生效應(yīng)，這有助于提高晶體管的速度。更快的晶體管意味著更寬的帶寬。數(shù)字電路中的功率與開關(guān)速度有直接關(guān)系，但與電源電壓呈平方關(guān)系。這由下面的等式顯示：

哪里：

P為功耗

C勞工處是負(fù)載電容

V 為電源電壓

f西 南部是開關(guān)頻率

采用更精細(xì)的幾何形狀使電路設(shè)計(jì)人員能夠?qū)崿F(xiàn)更快的電路，同時(shí)保持與上一代產(chǎn)品相同的每MHz每個(gè)晶體管的功率。以AD9680和AD9695為例，它們分別采用65 nm和28 nm CMOS技術(shù)設(shè)計(jì)。在1.25 GSPS和1.3 GSPS時(shí)，AD9680和AD9695的燃燒功率分別為3.7 W和1.6 W。這表明，對(duì)于相同的架構(gòu)，無論給予還是接受，相同的電路在28 nm工藝上消耗的功率約為65 nm工藝的一半。由此推論，您可以在 28 nm 工藝上以兩倍的速度運(yùn)行相同的電路，就像在 65 nm 下運(yùn)行相同的功率一樣。AD9208很好地說明了這一點(diǎn)。

凈空就是一切

雖然對(duì)更寬帶寬采樣的需求使得有必要轉(zhuǎn)向更精細(xì)的幾何結(jié)構(gòu)，但對(duì)數(shù)據(jù)轉(zhuǎn)換器性能（如噪聲和線性度）的期望仍然存在。這對(duì)模擬設(shè)計(jì)提出了獨(dú)特的挑戰(zhàn)。采用更小的幾何形狀的意外副作用是電源電壓的降低。這大大降低了開發(fā)模擬電路所需的裕量，這些電路需要在高采樣速率下工作并保持相同的噪聲/線性度性能。為了規(guī)避這一限制，電路設(shè)計(jì)有不同的電壓軌，以提供所需的噪聲和線性度性能。例如，在AD9208中，0.975 V電源為需要快速開關(guān)的電路供電。這包括比較器和其他相關(guān)電路，以及數(shù)字和驅(qū)動(dòng)器輸出。1.9 V電源為基準(zhǔn)電壓源和其他偏置電路供電。2.5 V電源為輸入緩沖器供電，這需要高裕量才能在高模擬頻率下工作。緩沖器不必采用2.5 V電源;它也可以在1.9 V電壓下工作。電壓軌的降低將導(dǎo)致線性度性能下降。對(duì)于數(shù)字電路，不需要?jiǎng)討B(tài)余量，因?yàn)樽钪匾?a target="_blank">參數(shù)是速度。因此，數(shù)字電路通常以最低電源電壓運(yùn)行，以利用CMOS開關(guān)速度和功耗。這在新一代ADC中很明顯，其中最低電壓軌低至0.975 V.下表1顯示了各代ADC的一些常見ADC。

隔離是關(guān)鍵

隨著向深亞微米技術(shù)和高速開關(guān)電路的轉(zhuǎn)變，功能的集成水平也得到了提高。以AD9467和AD9208為例。AD9467采用180 nm BiCMOS工藝，而AD9208采用28 nm CMOS工藝。當(dāng)然，AD9467的噪聲密度約為–157 dBFS/Hz，而AD9208的噪聲密度約為–152 dBFS/Hz。但是，如果要做一個(gè)簡(jiǎn)單的數(shù)據(jù)手冊(cè)練習(xí)，將總功耗（每通道）除以分辨率和采樣速率，則可以看到AD9467的功耗約為330 μW/位/MSPS，而AD9208僅消耗40 μW/位/MSPS。與AD9467相比，AD9208具有更高的采樣速率（3 GSPS與250 MSPS）、更高的輸入帶寬（9 GHz對(duì)0.9 GHz），以及更多的數(shù)字功能。AD9208完成所有這些工作，功耗約為1/8千每比特的功率，每個(gè)MSPS。每比特功耗、每MSPS功耗不是行業(yè)標(biāo)準(zhǔn)指標(biāo)，在本例中用于指出在ADC設(shè)計(jì)中使用較小幾何尺寸工藝的優(yōu)勢(shì)。當(dāng)您的超快電路在非常接近的地方運(yùn)行時(shí)，各個(gè)模塊之間總是存在耦合或顫振的風(fēng)險(xiǎn)。為了改善隔離，設(shè)計(jì)人員必須考慮各種耦合機(jī)制。最明顯的機(jī)制是通過共享電源域。如果域盡可能遠(yuǎn)離電路，則可以最大限度地降低數(shù)字電路與共享相同電壓軌（AD0中為975.9208 V）的模擬對(duì)應(yīng)電路抖動(dòng)的可能性。在硅中，電源已經(jīng)分開，接地也是如此。該封裝旨在始終延續(xù)這種隔離的電源域處理。這導(dǎo)致封裝顯示電源域和電源軌激增，如表2所示，以AD9208為例。

AD9208各種域的引腳排列圖如圖1所示。

圖1.AD9208引腳配置（俯視圖）。

這可能會(huì)讓系統(tǒng)設(shè)計(jì)人員感到相當(dāng)驚愕。乍一看，數(shù)據(jù)手冊(cè)給人的印象是，需要單獨(dú)處理這些域以優(yōu)化系統(tǒng)性能。

難道看不到盡頭嗎？

情況并不像看起來那么可怕。數(shù)據(jù)手冊(cè)的目的只是提醒人們注意各種敏感域，以便系統(tǒng)設(shè)計(jì)人員能夠關(guān)注PDN（供電網(wǎng)絡(luò)）設(shè)計(jì)并對(duì)其進(jìn)行適當(dāng)分區(qū)。共享同一電源軌的大多數(shù)電源域和接地域都可以組合，從而簡(jiǎn)化PDN。這導(dǎo)致簡(jiǎn)化的BOM（物料清單）和布局。根據(jù)設(shè)計(jì)限制，圖9208和圖2顯示了兩種設(shè)計(jì)AD3PDN的方法。

圖2.顯示DC-DC轉(zhuǎn)換器和LDO的PDNAD9208

圖3.AD9208 PDN顯示了為所有域供電的DC-DC轉(zhuǎn)換器。

通過充分的濾波和布局分離，可以對(duì)各種域進(jìn)行布局，從而最大限度地提高ADC的性能，同時(shí)降低BOM和PDN的復(fù)雜性。對(duì)各種接地域的開爾文連接方法也將改善隔離。從網(wǎng)表的角度來看，仍然只有一個(gè)GND網(wǎng)絡(luò)。該板可以分區(qū)到不同的接地域，以提供足夠的隔離。AD9208-3000EBZ是AD9208的評(píng)估板，對(duì)各種接地進(jìn)行分區(qū)，以便在第9層建立開爾文連接。AD9208-3000EBZ是一個(gè)10層PCB（印刷電路板），顯示了各種GND連接，其橫截面如圖4所示。

圖4.AD9208—AD3000下的9208 EBZ PCB橫截面。

所以，這不是世界末日，不是嗎？

絕對(duì)不行。AD9208的數(shù)據(jù)手冊(cè)顯示了所有這些域，并不意味著它們必須在系統(tǒng)板上全部分開。了解系統(tǒng)性能目標(biāo)和ADC目標(biāo)性能將大大有助于優(yōu)化ADC的PDN。在電路板上使用智能分區(qū)以減少不必要的接地環(huán)路是將各種域之間的串?dāng)_降至最低的關(guān)鍵。在適用的情況下共享電源域，但請(qǐng)記住隔離要求將簡(jiǎn)化 PDN 和 BOM。

審核編輯：郭婷