01 什么是DLL的諧波鎖定問題?

舉個(gè)簡單的例子，假如一個(gè)250MHz的DLL，其正常鎖定后的整個(gè)延時(shí)鏈(VCDL)的總延時(shí)為一個(gè)周期T，即4ns。但在某些特別情況下，VCDL可能延時(shí)2T，即8ns，這就發(fā)生了諧波鎖定。這時(shí)候Loop雖然鎖定在一個(gè)穩(wěn)定狀態(tài)下，然而卻是一種錯(cuò)誤情況。

在DLL必須提供十分準(zhǔn)確的延時(shí)間隔(T/N)的應(yīng)用中，應(yīng)該極力避免諧波鎖定情況，因?yàn)橄噜?a href="http://www.qldv.cn/tags/時(shí)鐘/" target="_blank">時(shí)鐘間隔可能被定在2T/N，而不是T/N(N為延時(shí)單元個(gè)數(shù))。

02 發(fā)生諧波鎖定的原理是什么?

圖1 DLL典型結(jié)構(gòu)

DLL典型結(jié)構(gòu)如上圖1所示。圖1中有4級延時(shí)單元，CKin=250M，一個(gè)周期Tin=4ns，鎖定后相鄰時(shí)鐘間隔為Tin/4。CK1~CK4如下圖所示，相鄰延時(shí)為1ns，即T/4=4ns/4=1ns。

圖2 CK1~CK4的時(shí)鐘延時(shí)

看圖1，注意到鑒相器只比較Ckin和CK4，當(dāng)CKin和CK4達(dá)到同相位時(shí)，Loop進(jìn)入鎖定狀態(tài)。·那么我們設(shè)想一下這種情況：VCDL延時(shí)了8ns，而不是4ns，對于PD而言，CKin和CK4仍然達(dá)到了同相，此時(shí)Loop也會保持在這個(gè)狀態(tài)。這時(shí)候如果我們觀察Vcont電壓的波形，會發(fā)現(xiàn)其進(jìn)入了“穩(wěn)定”狀態(tài)，和正確的鎖定狀態(tài)看到的現(xiàn)象非常相似，然而這只是一種假象。此時(shí)，如果我們?nèi)y量CK1和CK2的延時(shí)，會發(fā)現(xiàn)delay=2ns，但別忘了我們的要求是delay=1ns!

我們繼續(xù)思考一下，DLL是一種負(fù)反饋環(huán)路，既然VCDL可以延時(shí)2T，那難道是負(fù)反饋功能出錯(cuò)了嗎?并不是，即使負(fù)反饋?zhàn)饔檬冀K正確，但Vcont點(diǎn)的初始電位在不同的條件，如工藝角變化、溫度變化、電壓變化時(shí)其Vcont值可能不同。這就有可能一開始，VCDL的延時(shí)超出了T，但因?yàn)镻D只對Ckin和CK4進(jìn)行鑒相，Loop認(rèn)為調(diào)節(jié)相位差不足，繼續(xù)加大相位差，最終使VCDL延時(shí)2T，Loop進(jìn)入假鎖定狀態(tài)。

根據(jù)上述內(nèi)容，總結(jié)一下就是兩點(diǎn)原因?qū)е铝酥C波鎖定：

(1)Vcont初始值不確定

(2)PD只對參考時(shí)鐘和最后一項(xiàng)時(shí)鐘進(jìn)行鑒相

03 如何避免諧波鎖定?

為了避免DLL的諧波鎖定問題，需要增加額外的附加電路。如前所述，出現(xiàn)該情況的主要原因是Vcont的初值的不確定性導(dǎo)致的，所以筆者目前見到的最多的措施，是采用復(fù)位電路對Vcont進(jìn)行賦初值，使其初值為VDD或者GND，初值下延時(shí)單元的delay達(dá)到最小。然后釋放復(fù)位，Loop在負(fù)反饋?zhàn)饔孟逻M(jìn)入調(diào)節(jié)過程直至最終的鎖定。

賦初值操作之所以能避免諧波鎖定，是因?yàn)檫@種操作消除了Vcont的不確定性，使得DLL的建立過程中相位誤差單向變化。從一開始，延時(shí)單元Tdu的延時(shí)是從最小開始慢慢增加，直到VCD延時(shí)一個(gè)T后Loop鎖定。

復(fù)位開關(guān)可加在如下圖3所示的位置。左側(cè)部分表示電荷泵CP。復(fù)位開關(guān)可使用PMOS，當(dāng)RSTN=0V時(shí)，Vcont被PMOS上拉到了VDD。需注意，實(shí)際應(yīng)用時(shí)可以不需要Rp，因?yàn)榄h(huán)路在原點(diǎn)只有一個(gè)極點(diǎn)，不存在穩(wěn)定性問題。

圖3 對Vcont增加復(fù)位上拉開關(guān)