FinFET工藝的復(fù)雜工藝和布局規(guī)則對合成過程中的決策有很大的影響。

多年來，從一家主要的硅代工廠發(fā)布新的工藝節(jié)點需要您更新合成流程的想法是不可能實現(xiàn)的。綜合使用了庫中可用的時序、面積和功率模型，這是討論的開始和結(jié)束。

隨著物理合成的到來，在合成流程中可以考慮物理效應(yīng)，前端設(shè)計人員開始詢問發(fā)布新工藝節(jié)點時會發(fā)生什么變化。

物理合成的好處是改進了基于合成中實際物理信息的時序相關(guān)性，包括粗略放置和平面圖。合成中的這種附加信息可實現(xiàn)準確的時序估計，使優(yōu)化引擎能夠?qū)Ｗ⒂谡_的路徑，并在整個流程中提供更好的相關(guān)性和收斂性。隨著物理合成的占據(jù)主導(dǎo)地位并成為主流合成流程，這在幾個方面顯著改變了用戶的期望。現(xiàn)在，用戶期望輸出網(wǎng)表的質(zhì)量在性能、功耗和面積（PPA）方面會更好。他們希望它更適合物理實現(xiàn)，使用合成提供的放置種子來減少路由擁塞。布局優(yōu)化后與結(jié)果的相關(guān)性在時序、面積、布線和功耗方面將更加緊密。放置和布線的交接目標是實現(xiàn)更好的 PPA 和收斂設(shè)計流程。理想情況下，除非實際設(shè)計規(guī)范發(fā)生變化，否則移交給物理實現(xiàn)團隊的網(wǎng)表不應(yīng)返回給 RTL 設(shè)計人員。

隨著FinFET工藝節(jié)點進入主流生產(chǎn)用途，復(fù)雜的工藝和布局規(guī)則對合成過程中的決策有更大的影響。綜合解決方案和用戶改進 PPA 的新選擇包括層感知時序優(yōu)化、通過支柱插入實現(xiàn)的性能和 EM、使用非默認布線規(guī)則以及旨在改善高利用率區(qū)域的引腳可訪問性等指標的特殊單元。物理合成現(xiàn)在需要了解工藝技術(shù)參數(shù)以及布局和布線規(guī)則，以便為物理實現(xiàn)生成更好的網(wǎng)表。因此，在針對不同的工藝節(jié)點進行合成時，物理合成需要了解并以不同的方式操作。

設(shè)計編譯器 圖形化前饋設(shè)計實施指南，以推動逐步收斂最終 PPA 目標的物理實現(xiàn)流程。最新版本的Design Compiler Graphic可以在具有更好PPA特性的單元與具有更好的擁塞和引腳可訪問性的單元之間進行權(quán)衡，將網(wǎng)絡(luò)分配給不同的布線層以管理關(guān)鍵時序路徑，添加電遷移和性能通孔，導(dǎo)出非默認布線規(guī)則和無數(shù)其他技術(shù)，以提出滿足所需目標的設(shè)計。當設(shè)計網(wǎng)表和物理引導(dǎo)傳遞到布局和布線工具時，生成的設(shè)計PPA與綜合工具的預(yù)測非常匹配。

從 7nm 開始，在較小的節(jié)點上繼續(xù)，設(shè)計編譯器圖形由硅代工廠驗證，以便在每個新工藝節(jié)點上進行部署準備。這意味著綜合工具已得到增強，以支持最新的工藝規(guī)則、布局、布線、功率和時序要求，并且了解并考慮了新節(jié)點的物理影響。

那么，回到最初的問題，每個高級節(jié)點設(shè)計都需要這種在綜合過程中考慮所有物理實現(xiàn)因素的新流程嗎？答案是肯定的。對于最新工藝節(jié)點上的設(shè)計，您需要習慣于為每個新工藝節(jié)點更新工具版本和合成流程/腳本，以實現(xiàn)最佳的PPA和最快的收斂。

審核編輯：郭婷