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verilog整數(shù)四則運算的位寬考量簡介

Hack電子 ? 來源:Hack電子 ? 2023-06-06 17:07 ? 次閱讀

加、減 使用補碼時,加減法可以統(tǒng)一,因而對加減不加區(qū)分,對有無符號也不加以區(qū)分。

為了不丟失進位,M位+N位時,設M>=N,則結(jié)果需要M+1位儲存結(jié)果

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圖源:Xilinx FPGA數(shù)字信號處理設計:基礎版 (杜勇),下同

當多個數(shù)據(jù)累加時,顯然多一位存儲結(jié)果,結(jié)果能夠表示2倍(無符號數(shù));當擁有3-4個操作數(shù)時,結(jié)果的最大值為4倍的單個操作數(shù)表示的最大值,因而增加2bit即可;類似的5-8個操作數(shù),最大為8倍,因而增加3bit即可

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另一方面,當計算結(jié)果能夠被約束時,不加證明地,存在一個結(jié)論:多個數(shù)相加,若結(jié)果需要Nbit即可,計算的中間值也只需Nbit

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上面的計算過程若按照6bit運算過程如下,結(jié)果是一致的

601ae130-0448-11ee-90ce-dac502259ad0.jpg

2、乘法

對于無符號數(shù),N位*M位將得到N+M位的結(jié)果。可以直觀的證明,如下圖移位相加,N*M將移位(M-1)次,從而至少有(N+M-1)位,若加法出現(xiàn)進位,還需要額外1bit,共(N+M)位

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有符號數(shù),最高位需要表征符號,同樣進行無符號乘法,再確定符號。因而N*M的有符號數(shù),可以看成(N-1)*(M-1)的無符號數(shù)相乘,結(jié)果需要N+M-2位,還需要增加符號位,因而總共需要N+M-1位。

3、除法

除法更為簡單,M/N,對于整數(shù)而言,N的絕對值大于等于1,因而商最大和M一樣,只需要M位就行。

4、more

當結(jié)果位寬不夠,會進行截斷,帶來丟失精度的計算結(jié)果。





審核編輯:劉清

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原文標題:verilog 整數(shù)四則運算的位寬考量

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