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● 速度-面積互換原則概述

● 設(shè)計思想1：乒乓操作

● 設(shè)計思想2：串/并轉(zhuǎn)換

● 設(shè)計思想3：流水線設(shè)計

● 設(shè)計思想4：邏輯復(fù)制與模塊復(fù)用

01速度-面積互換原則概述

速度-面積互換原則是貫穿FPGA設(shè)計的重要原則：速度是指工程穩(wěn)定運行所能達到的最高時鐘頻率，通常決定了FPGA內(nèi)部寄存器的運行時序；面積是指工程運行所消耗的資源數(shù)量，通常包括觸發(fā)器(Flip-Flop)和查找表(Look Up Table)等資源。在FPGA設(shè)計過程中，速度的提高通常以面積擴增為代價，面積的縮減通常以速度的降低為代價。如何權(quán)衡二者的性能要求，在滿足時序(速度)要求的前提下盡可能節(jié)約邏輯資源(面積)，是FPGA設(shè)計過程中需要考慮的重點。

例如，工程中占用一定的邏輯資源可以實現(xiàn)50Mbps的數(shù)據(jù)吞吐量，采用三倍的資源實現(xiàn)相應(yīng)的功能，通過并行處理則可以實現(xiàn)150Mbps的數(shù)據(jù)吞吐量，從而實現(xiàn)用面積換速度的操作。

速度-面積互換原則的常用設(shè)計思想包括：乒乓操作、串/并轉(zhuǎn)換、流水線設(shè)計、邏輯復(fù)制與模塊復(fù)用。

02設(shè)計思想1：乒乓操作

乒乓操作是一種常用的犧牲面積換取速度設(shè)計思想，常用于圖像數(shù)據(jù)傳輸?shù)葦?shù)據(jù)量較大且實時性要求較高的場景。乒乓操作的具體流程為：分配輸入數(shù)據(jù)進入多路緩存，常用緩存模塊包括RAM、FIFO等，隨后依次從多路緩存中輸出數(shù)據(jù)，從而保證數(shù)據(jù)高速傳輸?shù)倪B續(xù)性。

以上述圖中所示模塊為例：在第一個周期，輸入數(shù)據(jù)流Data in通過DEMUX分配緩存在BUFFER1模塊中；在第二個周期，輸入數(shù)據(jù)流Data in通過DEMUX分配緩存在BUFFER2模塊中，同時，MUX將BUFFER1模塊中的緩存數(shù)據(jù)輸出到后續(xù)處理模塊；在第三個周期，輸入數(shù)據(jù)流Data in再次通過DEMUX分配緩存在BUFFER1模塊中，同時，MUX將BUFFER2模塊中的緩存數(shù)據(jù)輸出到后續(xù)處理模塊...如此反復(fù)循環(huán)切換，通過乒乓操作完成數(shù)據(jù)的緩沖與傳輸，保證數(shù)據(jù)流無停頓地持續(xù)傳輸。

乒乓操作經(jīng)常應(yīng)用于外部接口傳輸以圖像數(shù)據(jù)為代表的按幀劃分的數(shù)據(jù)。在圖像數(shù)據(jù)傳輸過程中，當前幀存入緩存BUFFER1的同時，顯示器用于顯示BUFFER2的圖像數(shù)據(jù)幀；下一幀存入BUFFER2的同時，顯示器用于顯示BUFFER1的圖像數(shù)據(jù)幀。乒乓操作保證顯示器瞬間完成圖像的切換，提高圖像數(shù)據(jù)傳輸?shù)男屎头€(wěn)定性，特別是在通信環(huán)境較差的情況下。

03設(shè)計思想2：串/并轉(zhuǎn)換

串/并轉(zhuǎn)換是體現(xiàn)速度-面積互換思想的另一種設(shè)計方案，在高速數(shù)據(jù)流處理中發(fā)揮重要的作用。串/并轉(zhuǎn)換通常將數(shù)據(jù)分成多個較小的數(shù)據(jù)塊，這些數(shù)據(jù)塊可以同時并行傳輸，從而提高數(shù)據(jù)的傳輸速率。

串/并轉(zhuǎn)換的實現(xiàn)方法多種多樣，根據(jù)數(shù)據(jù)數(shù)量的不同，可以選用寄存器、RAM、FIFO等實現(xiàn)。對于數(shù)量較小的設(shè)計通常可以采用移位寄存器實現(xiàn)。

以上述圖中所示模塊為例：串行輸入數(shù)據(jù)data in通過n個移位寄存器后，通過位寬為n的并行總線輸出數(shù)據(jù)data out。移位過程通常依賴于時鐘進行同步，因此，完成一個周期的n位串/并轉(zhuǎn)換需要消耗n個串行時鐘周期。例如，串行傳輸時鐘頻率為100MHz，若將串行數(shù)據(jù)轉(zhuǎn)為4bit并行數(shù)據(jù)輸出，并行傳輸?shù)臅r鐘頻率將降低至25MHz，這是串入并出的基本設(shè)計思想。

串/并轉(zhuǎn)換通過犧牲面積換取數(shù)據(jù)帶寬，提高數(shù)據(jù)傳輸?shù)耐掏铝浚瑥囊欢ǔ潭壬咸岣吡藬?shù)據(jù)的傳輸速率，同樣體現(xiàn)出速度-面積互換思想。

04設(shè)計思想3：流水線設(shè)計

流水線設(shè)計通過處理模塊復(fù)制的方法提高數(shù)據(jù)流的處理速度，在高速信號處理領(lǐng)域發(fā)揮著重要作用。流水線設(shè)計主要應(yīng)用于單向數(shù)據(jù)處理過程，即前一個模塊的輸出可以直接作為下一個模塊的輸入，運算處理不涉及反饋和迭代，那么可以考慮采用流水線設(shè)計方法提高系統(tǒng)的工作頻率。

以上述圖中所示模塊為例，當原設(shè)計在一個時鐘周期內(nèi)實現(xiàn)一個較大的組合邏輯時，通過切割可以將較大的組合邏輯分解為多個較小的組合邏輯，分割后的組合邏輯需要在多個時鐘周期內(nèi)完成。盡管分割后的設(shè)計需要更多的時鐘周期，但是這部分邏輯運行的時鐘周期會有明顯的提升，系統(tǒng)時鐘頻率提升后的耗時總體上優(yōu)于提升前的單周期耗時，同時保證系統(tǒng)時序更加穩(wěn)定可靠，尤其在當前組合邏輯所涉及的路徑是一條關(guān)鍵路徑時，采用流水線設(shè)計后，整個系統(tǒng)的性能將得到極大提升。

例如，當一個流水線設(shè)計需要四個時鐘周期時，輸入數(shù)據(jù)in1從第一個時鐘周期1clk開始，直到第四個時鐘周期4clk才處理完，但是在前四個周期處理完成后，每個時鐘周期內(nèi)都會有處理完成的數(shù)據(jù)輸出。由此可見，流水線設(shè)計僅在開始時需要一定的處理時間，之后將不間斷地輸出數(shù)據(jù)，從而極大提高處理速度。如果不采用流水線設(shè)計對四周期處理過程進行分割，那么每個輸入數(shù)據(jù)的處理都將需要四個時鐘周期，而在耗費更多時鐘周期的同時，系統(tǒng)的時鐘頻率也受到極大限制，甚至出現(xiàn)時序紊亂的情況。

流水線設(shè)計犧牲面積換取時鐘頻率，從而提高數(shù)據(jù)的傳輸速率，這種設(shè)計思想在高速通信、高速信號采集、圖像處理等領(lǐng)域得到廣泛應(yīng)用。

05設(shè)計思想4：邏輯復(fù)制與模塊復(fù)用

邏輯復(fù)制通過犧牲面積改善時序條件，從而降低信號的路徑延時，常應(yīng)用于信號扇出(fan out)的調(diào)整。如果某個信號的扇出很大，即需要驅(qū)動的后記邏輯信號較多，為增強這個信號的驅(qū)動能力，通常需要加入多級Buffer，這在一定程度上增加了信號的路徑演示。此時可以復(fù)制生成這個信號的邏輯，用多路同頻同相的信號驅(qū)動后續(xù)電路，降低平均到每路的扇出，從而在滿足驅(qū)動能力的同時，避免多級Buffer造成的路徑延時。

模塊復(fù)用通過犧牲速率換取更低的資源占用面積，是邏輯復(fù)制的逆過程，可以極大降低硬件資源消耗。

下面通過兩段代碼設(shè)計闡釋上述概念：

Ex1：

input a,b,c,d;

input sel;

output dout;

assign dout = sel ? (a+b) : (c+d);

Ex2：

input a,b,c,d;

input sel;

output dout;

wire ac;

wire bd;

assign ac = sel ? a : c;

assign bd = sel ? b : d;

assign dout = ac + bd;

上述兩端代碼實現(xiàn)功能相同：Ex1綜合出的RTL視圖使用了兩個2選1數(shù)據(jù)選擇器和一個加法器；Ex2綜合出的RTL視圖使用了兩個加法器和一個2選1數(shù)據(jù)選擇器。Ex1占用更多的資源，但是處理速率更快；Ex2占用資源較少，但是處理速率較慢。

從一方面看，Ex1相對于Ex2是一種邏輯復(fù)制的過程，由于這個設(shè)計通過一個加法器就可以實現(xiàn)，但是為了提高處理速度，所以對加法器進行邏輯復(fù)制；從另一方面看，Ex2相對于Ex1是一種模塊復(fù)用的過程，通過復(fù)用加法器邏輯模塊，降低資源的消耗。

值得一提的是，當前很多綜合工具都可以自動設(shè)置最大扇出值。如果某個信號的扇出值大于最大扇出值，那么該信號將會自動被綜合工具復(fù)制。

審核編輯：湯梓紅