當(dāng)前行業(yè)內(nèi)CMOS寄存器電路設(shè)計(jì)往往采用主從鎖存器設(shè)計(jì)的結(jié)構(gòu)，這與傳統(tǒng)“數(shù)字電路設(shè)計(jì)”課程上學(xué)到的D觸發(fā)器電路結(jié)構(gòu)基本一致，而鎖存器部分，則采用了傳輸門(mén)控制邏輯，這也是得益于CMOS工藝發(fā)展的成熟。

以一個(gè)帶異步復(fù)位（低電平有效）的上升沿觸發(fā)寄存器為例，其CMOS電路結(jié)構(gòu)如下所示：

整個(gè)電路可以分為采集部分（Capture Part）以及輸出部分（Launch Part）兩個(gè)部分，由兩個(gè)結(jié)構(gòu)對(duì)稱(chēng)的鎖存器組成，采集部分與輸出部分的傳輸門(mén)控制信號(hào)，剛好相位相差180度（反向控制時(shí)鐘），這可以保證兩部分電路在控制信號(hào)為高電平或者低電平時(shí)，當(dāng)異步控制信號(hào)rstn為高電平時(shí)，有且僅有一個(gè)部分電路有效。

當(dāng)傳輸門(mén)控制信號(hào)，也就是邊沿觸發(fā)信號(hào)CLK為低電平時(shí)，傳輸門(mén)U6關(guān)閉，采集部分與輸出部分相互獨(dú)立，處于采集狀態(tài)；傳輸門(mén)U2打開(kāi)，D端數(shù)據(jù)可以流入到D’及D’’；由于傳輸門(mén)U9打開(kāi)，因此Q端來(lái)源于Q’’以及Q’，并形成穩(wěn)定反饋環(huán)路，不會(huì)因?yàn)镈’’的變化而發(fā)生變化，從而Q不會(huì)因?yàn)镈的變化而發(fā)生變化。

當(dāng)CLK信號(hào)從低電平變成高電平（上升沿），傳輸門(mén)U6打開(kāi)，輸出部分與采集部分通路連接，D’’被傳輸給Q’’，并同時(shí)傳遞給Q端輸出，從現(xiàn)象看，則是當(dāng)CLK上升沿時(shí)，D端數(shù)據(jù)被傳輸?shù)絈端輸出。

CLK保持在高電平后，傳輸門(mén)U2關(guān)閉，D端輸入與采集部分隔斷，D’不會(huì)根據(jù)D的變化而發(fā)生變化，因此表現(xiàn)出來(lái)Q也不會(huì)因?yàn)镈的變化而變化。

若CLK從高電平變成低電平（下降沿），傳輸門(mén)U6關(guān)閉，輸出部分與采集部分的通訊再次被截?cái)啵琎端也不會(huì)發(fā)生變化。

若異步控制信號(hào)rstn為低電平時(shí)，無(wú)論CLK如何變化，Q端都會(huì)保持在低電平輸出。而且只要rstn從高電平變成低電平，Q端立刻復(fù)位到低電平，也不需要CLK來(lái)觸發(fā)。因?yàn)樵赟oC設(shè)計(jì)中時(shí)鐘往往會(huì)有個(gè)比較復(fù)雜的控制過(guò)程，上電后需要一個(gè)穩(wěn)定時(shí)間，有一個(gè)異步復(fù)位或異步置位[1]，可以在時(shí)鐘穩(wěn)定之前，先把整個(gè)芯片所有寄存器穩(wěn)定在一個(gè)狀態(tài)下，保證芯片的可控，這對(duì)于芯片驗(yàn)證的可靠性以及可測(cè)試性設(shè)計(jì)都有幫助。

[1] 一般來(lái)說(shuō)，我們將復(fù)位為低電平，即邏輯0的行為，叫做復(fù)位，英文叫做reset；將復(fù)位為高電平，即邏輯1的行為，叫做置位，英文為set。