FPGA RAM簡介和使用案例
在FPGA 邏輯設計中經常用到的數據存儲方式有ROM、RAM和FIFO,根據不同的應用場景選擇不同的存儲方式。Xilinx 平臺三種存儲方式在使用過程中的區別如下：
1、ROM按照地址讀寫，使用初始化.ceo文件將地址和對應的數據內容存入，讀數據的時候給地址，輸出地址中存儲的數據。支持反復讀取，讀取過程中不會使數據減少；
2、RAM按照地址讀寫數據，按照指定的地址寫入數據，讀數據的時候給地址，輸出地址中存儲的數據，支持反復讀取，讀取過程中不會使數據減少；
3、FIFO沒有地址參與，先寫入的數據被先讀出，就是先進先出，讀取數據的過程中讀一個少一個，就像雞蛋放在籃子中取出一個少一個。
01 RAM簡介
RAM，random access memory，是隨機存取存儲器的縮寫，掉電后數據丟失。 這里使用簡單雙端口RAM舉例，即端口A寫數據，端口B讀數據。
端口A寫入數據的過程中WEA==1'b1 && ENA==1'b1，條件同時滿足的時候，DINA的數據被寫入到指定的內存地址中。
端口B讀出數據的時候，讀使能和讀地址同時有效，讀出數據需要延遲一個時鐘周期。
1.1、vivado中添加RAM-IP核
step1：在ip-catalog中搜索ram,找到 block memory generator
step2：在ip核配置
step3：端口A設置（寫入數據位寬和深度）
step4：端口B設置（注意細節）
step5：其他設置
02 RAM使用案例
2.1、簡單雙端口RAM使用案例
簡單雙端口RAM使用的案例有1、數據緩沖-實現位寬轉化；2、對應連續待處理的數據流使用乒乓RAM，實現數據流不間斷的輸入到處理模塊。本文主要對乒乓RAM做一個詳細介紹和測試應用。
2.2、乒乓RAM讀寫時序設計
乒乓RAM讀寫時序設計波形圖中讀寫時鐘使用了相同的時鐘信號，當讀寫數據的時鐘不同時，就是異步乒乓RAM。首先對RAMA寫入數據，按地址寫入數據結束以后讀取RAMA的數據給數據處理模塊，同時將外部輸入的數據緩存到RAMB中，保證同一時間內既有數據緩存又有數據輸出，實現的效果就是外部不間斷地輸入數據，經過RAM處理以后不間斷地輸出到下一級處理模塊。
圖2-2-1、乒乓RAM讀寫時序設計
2.3、代碼實現
根據時序設計波形圖2-2-1，編寫邏輯代碼，
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 2022/01/08 19:19:47
// Design Name:
// Module Name: pingpang_ram
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////
module pingpang_ram(
input wire sclk,
input wire async_rst_n,
input wire wr_valid,
input wire [7:0] data_in,
output wire [7:0] data_out
);
// 信號定義
localparam ADDR_MAX = 1024 - 1;
// rama
reg wr_en_a;
reg [9 : 0] wr_addr_a; // 寫地址
reg rd_en_a;
reg [9 : 0] rd_addr_a; // 讀地址
wire [7 : 0] rd_data_a;
reg wr_en_a_dly;
// ramb
reg wr_en_b;
reg [9 : 0] wr_addr_b; // 寫地址
reg rd_en_b;
reg [9 : 0] rd_addr_b; // 讀地址
wire [7 : 0] rd_data_b;
//
wire sync_rst_n;
reg sync_rst_n1;
reg sync_rst_n2;
assign sync_rst_n = sync_rst_n2 ;
assign data_out = (wr_en_a_dly == 1'b0 ) ? rd_data_a : rd_data_b; // 符合條件后---立即響應
// 異步復位，同步釋放，異步復位信號，同步處理
always@(posedge sclk or negedge async_rst_n) begin
if(!async_rst_n) begin
sync_rst_n1 <= 1'b0; // 復位開始的時候 wr_en 就開始有效
sync_rst_n2 <= 1'b0;
end
else begin
sync_rst_n1 <= 1'b1;
sync_rst_n2 <= sync_rst_n1;
end
end
// wr_en
always@(posedge sclk or negedge sync_rst_n) begin
if(!sync_rst_n) begin
wr_en_a <= 1'b0;
end
else if (wr_valid == 1'b1 ) begin
wr_en_a <= 1'b1;
end
else if(wr_addr_a == ADDR_MAX) begin
wr_en_a <= 1'b0;
end
else if(rd_addr_a == ADDR_MAX) begin
wr_en_a <= 1'b1;
end
end
// 寫地址信號
always@(posedge sclk or negedge sync_rst_n) begin
if(!sync_rst_n) begin
wr_addr_a <= 16'd0;
end
else if(wr_addr_a == ADDR_MAX) begin
wr_addr_a <= 16'd0;
end
else if(wr_en_a == 1'b1 ) begin
wr_addr_a <= wr_addr_a + 1'b1;
end
end
// 讀使能信號
always@(posedge sclk or negedge sync_rst_n) begin
if(!sync_rst_n) begin
rd_en_a <= 1'b0;
end
else if(wr_addr_a == ADDR_MAX) begin
rd_en_a <= 1'b1;
end
else if (rd_addr_a == ADDR_MAX) begin
rd_en_a <= 1'b0;
end
end
always@(posedge sclk or negedge sync_rst_n) begin
wr_en_a_dly <= wr_en_a;
end
// 讀地址信號
always@(posedge sclk or negedge sync_rst_n) begin
if(!sync_rst_n) begin
rd_addr_a <= 10'd0;
end
else if(rd_addr_a == ADDR_MAX) begin
rd_addr_a <= 10'd0;
end
else if(rd_en_a == 1'b1) begin
rd_addr_a <= rd_addr_a + 1'b1;
end
end
// ---------RAMB
always@(posedge sclk or negedge sync_rst_n) begin
if(!sync_rst_n) begin
wr_en_b <= 1'b0;
end
else if(wr_addr_b == ADDR_MAX) begin
wr_en_b <= 1'b0;
end
else if(wr_addr_a == ADDR_MAX) begin // 寫完RAMA -開始寫RAMB
wr_en_b <= 1'b1;
end
end
// 寫地址信號
always@(posedge sclk or negedge sync_rst_n) begin
if(!sync_rst_n) begin
wr_addr_b <= 16'd0;
end
else if(wr_addr_b == ADDR_MAX) begin
wr_addr_b <= 16'd0;
end
else if(wr_en_b == 1'b1 ) begin
wr_addr_b <= wr_addr_b + 1'b1;
end
end
// 讀使能信號
always@(posedge sclk or negedge sync_rst_n) begin
if(!sync_rst_n) begin
rd_en_b <= 1'b0;
end
else if(wr_addr_b == ADDR_MAX) begin
rd_en_b <= 1'b1;
end
else if (rd_addr_b == ADDR_MAX) begin
rd_en_b <= 1'b0;
end
end
// 讀地址信號
always@(posedge sclk or negedge sync_rst_n) begin
if(!sync_rst_n) begin
rd_addr_b <= 10'd0;
end
else if(rd_addr_b == ADDR_MAX) begin
rd_addr_b <= 10'd0;
end
else if(rd_en_b == 1'b1) begin
rd_addr_b <= rd_addr_b + 1'b1;
end
end
//----------- Begin Cut here for INSTANTIATION Template ---// INST_TAG
ram_8x1024 a_instance_name (
.clka(sclk), // input wire clka
.ena(wr_en_a), // input wire ena
.wea(wr_en_a), // input wire [0 : 0] wea
.addra(wr_addr_a), // input wire [9 : 0] addra
.dina(data_in), // input wire [7 : 0] dina
.clkb(sclk), // input wire clkb
.enb(rd_en_a), // input wire enb
.addrb(rd_addr_a), // input wire [9 : 0] addrb
.doutb(rd_data_a) // output wire [7 : 0] doutb
);
//----------- Begin Cut here for INSTANTIATION Template ---// INST_TAG
ram_8x1024 b_instance_name (
.clka(sclk), // input wire clka
.ena(wr_en_b), // input wire ena
.wea(wr_en_b), // input wire [0 : 0] wea
.addra(wr_addr_b), // input wire [9 : 0] addra
.dina(data_in), // input wire [7 : 0] dina
.clkb(sclk), // input wire clkb
.enb(rd_en_b), // input wire enb
.addrb(rd_addr_b), // input wire [9 : 0] addrb
.doutb(rd_data_b) // output wire [7 : 0] doutb
);
endmodule
仿真激勵文件
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 2022/01/08 20:24:11
// Design Name:
// Module Name: tb_pingpang_ram
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////
module tb_pingpang_ram();
reg sclk;
reg async_rst_n;
reg wr_valid;
reg [7:0] data_in;
wire [7:0] data_out;
initial begin
sclk = 0;
forever #5
sclk = ~sclk;
end
initial begin
async_rst_n <= 0;
wr_valid <= 0;
#100
async_rst_n <= 1;
#10
@(posedge sclk)
@(posedge sclk)
@(posedge sclk)
@(posedge sclk)
wr_valid <= 1;
#10
wr_valid <= 0;
gen_data( );
end
//@(posedge wr_valid)
//gen_data( );
//end
task gen_data;
integer i;
begin
for(i= 0; i < 12288; i = i + 1) begin
@(posedge sclk)
data_in = i[7:0];
end
end
endtask
pingpang_ram u_pingpang_ram(
.sclk ( sclk ),
.async_rst_n ( async_rst_n ),
.wr_valid ( wr_valid ),
.data_in ( data_in ),
.data_out ( data_out )
);
endmodule
2.4、仿真驗證結果
圖2-2-1、乒乓RAM仿真結果-輸出數據連續
圖2-2-2、乒乓RAM仿真結果-輸入-輸出數據對應
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