怎樣減少路徑上的LUT個數使速度更快呢？
對FPGA設計而言如果想速度更快則應當努力減少路徑上LUT的個數，而不是邏輯級數。如果想面積更小則應當努力減少LUT的個數而不是邏輯門數。
如下圖：
采用圖a結構，我們知道一個LUT只有一個輸出，因此前面的2輸入與門要占用一個LUT 后面的2個三輸入或門要各占用一個LUT 總共占用3個LUT LUT級數是2級。
采用圖b結構，其實現結果等效于圖a結構，雖然增加了一個2輸入與門并且邏輯級數與圖a一樣也是2級但我們根據LUT特點它只占用2個LUT：
2輸入與門和3輸入或門由一個LUT實現LUT級數只有1級，這就是一個門數增加邏輯級數未變但資源占用減少速度更快典型案例
審核編輯：劉清
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原文標題：【FPGA】減少路徑上的LUT個數使速度更快
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