PL通過(guò)NoC讀寫(xiě)DDR4實(shí)驗(yàn)

實(shí)驗(yàn)VIvado工程為“pl_rw_ddr”

1.1硬件介紹

開(kāi)發(fā)板的PL端有4顆16bit ddr4

1.2Vivado工程建立

Versal的DDR4是通過(guò)NoC訪(fǎng)問(wèn)，因此需要添加NoC IP進(jìn)行配置。

1.2.1創(chuàng)建一個(gè)Block design并配置NoC

1）選擇Create Block Design

2）添加CIPS

? ?

3）雙擊CIPS，選擇PL_Subsystem，只有PL端的邏輯

4）添加NoC IP

5）配置NoC

選擇一個(gè)AXI Slave和AXI Clock，選擇”Single Memory Controller”

選擇Inputs為PL

連接port

DDR4配置

配置完成，點(diǎn)擊OK

6）配置CIPS，添加復(fù)位

? ?

點(diǎn)擊Finish

7）添加Clocking Wizard，配置輸出時(shí)鐘150MHz，作為PL端讀寫(xiě)時(shí)鐘

8）添加IBUFDS為NoC和Clocking Wizard提供參考時(shí)鐘，并導(dǎo)出S00_AXI，CH0_DDR4_0等總線(xiàn)，添加axi_clk,axi_resetn為PL端提供時(shí)鐘和復(fù)位。

雙擊參考時(shí)鐘引腳，并配置頻率為200MHz

雙擊AXI總線(xiàn)，并配置

9）分配地址

10）Create HDL

1.2.2添加其他測(cè)試代碼

其他代碼主要功能是讀寫(xiě)ddr4并比較數(shù)據(jù)是否一致，這里不做詳細(xì)介紹，可參考工程代碼。

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1）在mem_test.v中添加mark_debug調(diào)試

2）引腳綁定

3）綜合

4）綜合完成后點(diǎn)擊Set up debug

根據(jù)需求設(shè)置采樣點(diǎn)數(shù)

之后保存，并生成pdi文件

1.3下載調(diào)試

生成pdi文件以后，使用JTAG下載到開(kāi)發(fā)板，在MIG_1窗口會(huì)顯示DDR4校準(zhǔn)等信息

在hw_ila_1中可以查看調(diào)試信號(hào)

1.4實(shí)驗(yàn)總結(jié)

本實(shí)驗(yàn)通過(guò)PL端Verilog代碼直接讀寫(xiě)ddr4，主要了解NoC的配置方法，如何通過(guò)NoC訪(fǎng)問(wèn)DDR4，后續(xù)的實(shí)驗(yàn)中都要用到此配置。

審核編輯：劉清