在目前主流廠商的高端FPGA 中都集成了SERDES（串并收發單元）硬核，如Altera的Stratix IV GX器件族內部集成的SERDES單通道支持600Mbit/s到8.5Gbit/s數據熟率，而Stratix IV系列器件族還集成支持150Mbit/s到1.6Mbit/s的高速差分信號接口，并增強了其動態相位調整（DPA,Dynamic Phase Alignment）特性；Xilinx的Virtex II Pro內嵌的SERDES單通道支持622Mbit/s到3.125Mbit/s的數據速率，而Virtex II Pro X內嵌的SERDES單通道支持2.488Gbit/s到10.3125Gbit/s的數據速率；Lattice的高端SC系列FPGA內嵌的SERDES單通道支持622Mbit/s到3.4Gbit/s的數據速率，而其多款可編程系統級芯片FPSC（FPSC,Field Programmable System Chip）內嵌的不同性能的SERDES單通道支持400Mbit/s到10.709Gbit/s的數據速率。

在FPGA中內嵌諸如SERDES的硬核，可以大大地擴張FPGA的數據吞吐量，節約功耗，提高性能，使FPGA在高速系統設計中扮演著日益重要的角色。

在闡述SERDES基礎概念的基礎上，討論Stratix IV GX的SERDES與DPA結構，通過對典型高速系統設計舉例和對高速PGB設計注意事項的介紹，引領讀者進入高速系統設計的世界。

SERDES的基礎概念

這里將介紹SERDES的基本概念，并介紹SERDES相關的專有名詞:眼圖(Eye-diagram)、眼圖模板、抖動(Jitter)、容忍度(tolerance)、功耗(Power Consumption)、預加重(Pre-emphasis)、均衡(Equalization)、8B/10B編碼等。

SERDES的概念

SERDES是SERializer和DESerializer的英文縮寫，即串行收發器。顧名思義，它由兩部分構成:發端是串行發送單元SERializer，用高速時鐘調制編碼數據流；接端為串行接收單元DESerializer，其主要作用是從數據流中恢復出時鐘信號，并解調還原數據，根據其功能，接收單元還有一個名稱叫CDR( Clockand data Recovery,時鐘數據恢復器)或CRU( Clock RecoveryUnit,時鐘恢復單元)。如圖，所示為10根數據線的串行傳輸和解串行接收示意圖，10 根100MHZ的信號線入SERDES器件產生串行碼流，時鐘也調制到碼流內，反過來通過它恢復并行的數據和時鐘。SERDES技術的應用很好地解決了高速系統數據傳輸的瓶頸(特別是背板傳輸應用)，節約了單板面積，提高了系統的穩定性，是高速系統設計的強有力支撐。

10:1SERDES功能示意圖

眼圖與眼圖模板

SERDES的最重要的兩個參數指標是傳輸速率和傳輸長度，即在符合誤碼率要求的以何種傳輸速率可以傳輸多長距離。其形象的評價方法是利用眼圖，眼圖的高和寬反映了信號的傳輸質量，如圖所示為Altera Stratix IV GX器件眼圖實例。

AlteraStratix IV GX器件眼圖實例

眼圖模板是用于對比眼圖質量的參考系，常見的眼圖模版有兩種：菱形模版和六邊形模版。如圖所示為菱形眼圖模版示意。

菱形眼圖模版示意

其中，眾軸是眼圖的高度，單位是Mv，用以表示正確接收的差分信號的幅度，和接收端可正確恢復信號的電平需求直接相關；橫軸是眼圖的寬度，單位是UI或ps，用以表示無碼間干擾的接收時間，和接收端分辨兩個相鄰碼元的能力直接相關。UI，Unit Interval的縮寫，即1bit數據周期的對應時間，例如對于1Gbit/s的眼圖1UI是1ns。評價眼圖的標準是眼的張開的程度要大，并且眼線要清晰。眼線清晰說明整個系統抖動小，準確度高；眼圖的張開程度大，說明接收的信號幅度大，時間抖動小，這樣對接收端的幅度和時間上的容忍度要求就更低，正確恢復信號的概率就更高。