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Wishbone一般總線(xiàn)規(guī)范的共同特點(diǎn)

SwM2_ChinaAET ? 來(lái)源:未知 ? 作者:李倩 ? 2018-07-06 08:07 ? 次閱讀

Wishbone名字的由來(lái)

根據(jù)美國(guó)韋伯斯特(Webster,1758—1843,美國(guó)詞典編輯家)詞典,WISHBONE是指大多數(shù)鳥(niǎo)類(lèi)胸骨前的一塊叉狀型的鎖骨。在名字定義初期,Silicore公司設(shè)想找一個(gè)能夠反映雙向總線(xiàn)這一特點(diǎn)的名字。這些總線(xiàn)是由多路選擇器和三態(tài)門(mén)實(shí)現(xiàn)的,它們的形狀類(lèi)似Y,和鎖骨(WISHBONE)相似,所以后來(lái)被稱(chēng)為WISHBONE總線(xiàn)。這個(gè)名字是由Wade Peterson,一名Silicore公司的工程師,在當(dāng)年美國(guó)感恩節(jié)上提出的。

一般總線(xiàn)規(guī)范的共同特點(diǎn)

同時(shí)適用于于軟核、固核和硬核設(shè)計(jì);對(duì)開(kāi)發(fā)工具和目標(biāo)硬件沒(méi)有特殊要求,并且?guī)缀跫嫒菀延械乃芯C合工具;可以用多種硬件描述語(yǔ)言來(lái)實(shí)現(xiàn);支持結(jié)構(gòu)化設(shè)計(jì)方法學(xué),以提高大團(tuán)隊(duì)的設(shè)計(jì)效率;靈活的數(shù)據(jù)和地址總線(xiàn)寬度,支持大端和小端操作;支持主從設(shè)備接口,支持多主設(shè)備,這是片上共享總線(xiàn)通信所必須的,多個(gè)主設(shè)備同時(shí)需要進(jìn)行總線(xiàn)操作時(shí),由仲裁器決定當(dāng)前哪個(gè)主設(shè)備可以使用總線(xiàn),仲裁邏輯用戶(hù)可以自行定義。

Wishbone總線(xiàn)的特點(diǎn)

·簡(jiǎn)單、緊湊,只需要很少的邏輯門(mén)就可以實(shí)現(xiàn)Wishbone的IP核的設(shè)計(jì);

說(shuō)明:熟悉AMBA總線(xiàn)的讀者在讀完本章后就能夠理Wishbone比AMBA總線(xiàn)簡(jiǎn)單的多,但是兩者各有個(gè)的優(yōu)勢(shì)。AMBA將所有的外設(shè)分為高速設(shè)備和低速設(shè)備,高速設(shè)備連接到系統(tǒng)總線(xiàn),通常通信的數(shù)據(jù)量也較大,如SDRAM控制器、NAND Flash控制器、LCD控制器,低速設(shè)備連接外設(shè)總線(xiàn),通常通信數(shù)據(jù)量小,如通用串口、計(jì)時(shí)器等。外設(shè)總線(xiàn)與系統(tǒng)總線(xiàn)通過(guò)總線(xiàn)橋接器相連。在實(shí)際系統(tǒng)中,處理器、系統(tǒng)總線(xiàn)、外設(shè)總線(xiàn)間的時(shí)鐘頻率的典型比值之一是4:2:1,因此整個(gè)系統(tǒng)的功耗被有效降低。另外一個(gè)好處是通過(guò)在總線(xiàn)橋接器中添加DMA引擎,系統(tǒng)總線(xiàn)和外設(shè)總線(xiàn)可以實(shí)現(xiàn)速率解耦。而依照Wishbone規(guī)范,Wishbone總線(xiàn)上所有設(shè)備都要連接到同一總線(xiàn),無(wú)論是高速設(shè)備還是低速設(shè)備。與Wishbone總線(xiàn)相比,AMBA的缺點(diǎn)是設(shè)計(jì)較為復(fù)雜。但是實(shí)際上,Wishbone總線(xiàn)也設(shè)計(jì)為類(lèi)似AMBA總線(xiàn)的架構(gòu),但此時(shí)系統(tǒng)為雙Wishbone總線(xiàn)架構(gòu)。

·支持大型項(xiàng)目所需要的結(jié)構(gòu)化設(shè)計(jì);

·數(shù)據(jù)傳輸模式包括:?jiǎn)未巫x寫(xiě)模式、塊讀寫(xiě)模式、RMW模式;

·可調(diào)整的數(shù)據(jù)總線(xiàn)寬度,最高可達(dá)64位;

·支持大小端模式;

·支持點(diǎn)對(duì)點(diǎn)模式、共享總線(xiàn)模式、switched fabric模式等連接方式;

·握手協(xié)議允許每個(gè)IP核調(diào)整數(shù)據(jù)傳輸速度;

·支持單時(shí)鐘數(shù)據(jù)傳輸;

·支持正常周期結(jié)束、重試、以及周期錯(cuò)誤。成功是操作的正常結(jié)束方式,錯(cuò)誤表示操作失敗,造成失敗的原因可能是地址或者數(shù)據(jù)校驗(yàn)錯(cuò)誤,寫(xiě)操作或者讀操作不支持等。重試表示從設(shè)備當(dāng)前忙,不能及時(shí)處理該操作,該操作可以稍后重新發(fā)起。接收到操作失敗或者重試后,主設(shè)備如何響應(yīng)取決于主設(shè)備的設(shè)計(jì)者;

·可調(diào)整的地址寬度;

·從機(jī)(SLAVEs)允許從設(shè)備進(jìn)行部分地址解碼,有利于減少了冗余地址譯碼邏輯,提高地址譯碼速度;

·支持用戶(hù)定義的標(biāo)簽。這些標(biāo)簽可以用于為地址、數(shù)據(jù)總線(xiàn)提供額外的信息如奇偶校驗(yàn),為總線(xiàn)周期提供額外的信息如中斷向量、緩存控制操作的類(lèi)型等。Wishbone規(guī)范只定義標(biāo)簽的時(shí)序,而標(biāo)簽的具體含義用戶(hù)可自行定義。支持用戶(hù)定義的標(biāo)簽是Wishbone規(guī)范區(qū)別與其他片上總線(xiàn)規(guī)范的重要特征之一;

·支持點(diǎn)對(duì)點(diǎn)、共享總線(xiàn)、Crossbar switch、數(shù)據(jù)流連接、片外連接等IP連接方式;

·同步化設(shè)計(jì),包括復(fù)位方式;

·不依賴(lài)任何硬件設(shè)計(jì)技術(shù)(FPGAASIC等)、IP類(lèi)型(軟核、固核和硬核)、綜合工具、布局布線(xiàn)工具和硬件測(cè)試技術(shù)等。

總結(jié)以上內(nèi)容,Wishbone總線(xiàn)規(guī)范區(qū)別于其他總線(xiàn)規(guī)范的兩個(gè)核心特點(diǎn)是:

·是輕量級(jí)規(guī)范,因此接口更加簡(jiǎn)單緊湊;

·支持支持用戶(hù)定義的標(biāo)簽。

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原文標(biāo)題:【博文連載】Wishbone總線(xiàn)標(biāo)準(zhǔn)介紹

文章出處:【微信號(hào):ChinaAET,微信公眾號(hào):電子技術(shù)應(yīng)用ChinaAET】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

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