各位群友，大家晚上好，我是黃曉宗，一直從事模擬和混合信號IC設計工作，對ESD保護設計有一定的心得，今天和大家談談集成電路ESD保護的器件和電路，在交流的過程中會分享一些實際的案例，希望能夠為大家做一些基礎知識的鋪墊，也感謝大家在這里進行交流。

我將分為以下部分介紹，在完成背景介紹后，將在第二、三和四章針對基本器件、二極管、SCR器件提高維持電壓的技術進行討論。然后，通過工程案例和器件應用，分析和優化全芯片ESD保護設計；第五章將討論SiP ESD中板級和片上協同保護的策略，提高系統的保護能力。

靜電放電現象在日常生活中非常常見，干燥的冬天手指觸碰到金屬門把手，就會發生放電現象。不同物體的接觸和分離就是最常見的靜電產生方式，例如摩擦可產生靜電。人體有感覺的靜電放電電壓在3000—5000V，這些靜電對人體并不是致命的，但是對沒有靜電防護的電子產品來說可能會造成非常嚴重的后果。

電子產品離不開芯片，也就離不開ESD保護設計。以我們的手機為例，移動電話轉向智能電話技術，智能手機按鍵被觸摸技術替代，取消了按鍵接口，人機交互通過觸摸屏完成。雖然目前的智能手機仍有耳機、電源充電、電源按鍵等端口外露，但是已經大大減少。對于未來發展，當“非接觸技術”（類似手勢控制）替代目前的“接觸技術”，那么直接的人機交互將減少靜電損傷的風險。芯片在生產、封裝、測試、組裝等過程中都受到ESD的威脅，所以保護設計也就貫穿整個芯片的始終。這是典型的ESD失效照片。

一般來講，一顆芯片上都會有相應的ESD保護電路，其目標就是泄放電流和鉗位電壓，保護脆弱的內部電路。當然，RF電路為了性能的考慮，可能無ESD保護結構，其靜電能力就可能200V-250V。

ESD對IC的損傷主要有兩類，即大電流產生局部熱量、高電場損傷絕緣層，都會導致電路或者器件功能性能的異常。ESD保護的基本原理就是并聯保護器件，以此泄放大電流和鉗位高電壓，避免對內部電路造成損傷。

保護的原理已經非常清楚，那么在具體實施過程中，一種方式是減少靜電的產生，例如靜電手套、指套、離子風扇等中和靜電，這樣就減少了芯片受到的ESD威脅；另一種就是讓自身變得更加強大，既然無法避免強大靜電的產生，那么盡可能增強自身的抗ESD沖擊能力，這可以通過系統級和片上保護來實現。

分析完這些ESD現象和保護原理，那么如何來評價一顆芯片的ESD能力呢？我們通常將芯片的引腳分為信號I/O、電源（VDD和VSS）兩類。這些引腳可以形成不同的沖擊組合，即PD/ND、PS/NS、I/O-I/O和電源軌之間進行ESD沖擊，便于研究。

為了模擬芯片在不同場景下受到的ESD沖擊，建立了一系列標準的、可重復的ESD脈沖，對待測試器件進行沖擊。例如模擬人體積累電荷對器件放電的人體模型，這是最常用的一種模式。通常IC的HBM ESD能力都要求2000V以上，但是對于敏感電路，例如RFIC、超高速的信號端口等，ESD能力要求會降低。

模擬充電金屬機械手對器件沖擊的機器模型，沖擊能量比HBM更加惡劣。

模擬器件自身充電，并對地放電的充電器件模型。CDM模式與HBM/MM模式顯著的不同在于電荷產生的方式，CDM是由器件自身積累電荷，而通過引腳泄放到地，形成沖擊電流，從而可能對電路造成損傷；HBM/MM則是外部（無論是人體還是機器）的電荷對電路造成損傷。

這些模型都是對獨立芯片或者器件的ESD沖擊。

當器件裝配到系統中，仍需要對系統的ESD性能進行評價，那么就是通過電子槍對系統進行沖擊的IEC系統級測試。然而，這些測試都只能對芯片的等級進行判定，并不能對器件特性進行表征，那么TLP測試模式就被引入了。

TLP是常用的分析手段，通過一系列窄脈沖對引腳進行沖擊，并且可以調節時間參數，模擬不同沖擊下的行為。

通過時域波形提取每次沖擊下的電壓、電流，并監測漏電流變化，從而獲取關鍵參數，作為器件設計和優化的重要手段。

目前已有大量的TLP商用設備，我的研究主要基于Hanwa的TLP設備。TLP可以表征HBM/MM的等效特征，快速TLP（VeryFast TLP，vfTLP）通過調節傳輸線長度和結構實現了CDM沖擊等效特征的模擬，產生脈沖寬度1ns-5ns，上升時間0.1ns-0.4ns，如此短暫的時間小于硅材料中熱擴散時間常數，可以較好評估器件和電路在快速放電狀態下的行為，但是因為vfTLP和CDM的電流泄放路徑通常存在差異，所以并不能預測器件和電路的失效閾值。

下面我們對ESD基本保護器件的特性進行簡單分析。

ESD保護器件主要有滯回和非滯回兩類，都需要滿足以下條件：

（1）當電路正常工作時，ESD保護器件必須處于關閉狀態，不影響電路功能和性能。

（2）當ESD沖擊到來時，ESD保護器件必須快速開啟，以泄放沖擊大電流，快速鉗位到安全電壓。

（3）當ESD沖擊消失后，保護器件快速關斷，以防止電路進入閂鎖狀態。

ESD保護器件就像一位優秀而強健的保鏢，當有危險到來時，及時現身保護主人，當危險消失后，保鏢也就默默地走到一旁。

（4）ESD保護器件自身能夠承受住外部沖擊。

（5）ESD保護泄放通路的電阻必須足夠小，以使ESD沖擊電流不會通過內部電路造成損傷。

（6）占據盡可能小的芯片面積、低漏電流、高泄放能力等。

電阻在ESD保護中起到輔助作用，具有不同的行為特性。擴散電阻在沖擊下具有飽和特性，這是因為半導體材料的電阻率是由載流子遷移率和濃度決定，當電場強度使得載流子遷移率飽和后，電阻率只與濃度相關，所以出現飽和特性；當電壓進一步增大時，出現碰撞電離，雪崩產生大量載流子，從而出現滯回區。薄膜電阻則重點關注電流承受能力，后面將有所涉及。

正向導通二極管具有很強的泄放能力，是重要的保護器件，在射頻、數字端口保護中常用。但是反向二極管電流能力弱，若作為ESD保護，需要較大的芯片面積。

三極管和GGNMOS在反偏結擊穿后，整體器件進入電導調制的滯回狀態，形成S形滯回曲線，泄放電流。MOS管的柵極還可通過RC觸發實現動態的溝道電流泄放能力。

SCR是重要的ESD保護器件，通過PNPN結構形成反饋環路，這是典型的特性曲線，具有Vt1高，VH低，開啟速度慢的特點。注意對于SCR來說，反向特性雖然也是一個二極管，但是串聯了Rpsub和RNW，會影響導通電阻，直接影響鉗位特性和導通電阻，所以通常并聯一個Dp。第四章將針對其維持電壓進行優化設計。

下面我們來討論一下二極管在ESD保護中的應用及其優化設計的一些研究。

我們首先重溫一下剛才討論到二極管的情況，正向導通ESD保護能力強，開啟電壓低；每一個端口都有對電源軌、其他端口的ESD沖擊模式。這里針對實際電路說明泄放通路。PS：反向二極管不易導通，那么正向二極管與電源軌之間的保護形成通道。

這是ND模式，對電源進行負壓沖擊，也有類似的電流泄放通路。

二極管結構簡單，易于使用，廣泛應用于ESD保護結構中，特別針對數字信號、高速信號端口。除了滿足保護窗口以外，寄生電容是ESD保護結構的重要考慮因素。這里主要針對堆疊器件做一個說明。

可以看出，串聯二極管的寄生電容隨著串聯數量增加而成比例減小，這對于高速信號端口來說是極其重要的特性，但是串聯數量越多，也會導致其開啟電壓越高，導通電阻越大，會影響ESD保護性能。

這是一個常規二極管的Layout，下面將針對堆疊二極管的版圖優化進行介紹，說明Layout對ESD能力的影響。

我們通常看到的二極管就是兩個相同二極管的堆疊，例如P+/Nwell或者N+/Pwell，但是只要將兩種器件混合，就會出現新的機理，如右圖的結構，形成了PNPN的SCR通路，而觸發則是由二極管實現，具有低觸發電壓的特點。

從測試的TLP特性可以看出，觸發擴散層（t）的寬度會控制整個器件的工作模式：當觸發擴散層t=W/4時，特性曲線呈現了滯回特性，這與SCR觸發機理吻合，當t較小時，串聯二極管上分流電流較少，剩余的電流將觸發寄生的SCR通路；而當t=W時，滯回特性不明顯，說明與器件寬度相同的觸發擴散層會分流較多電流，從而呈現二極管直接導通特性。

在同一年，該研究對版圖進行優化，利用分割的方式實現了Dn+Dp的組合，從AA’和BB’截面可以看出，該器件具有兩種路徑，一種是串聯的二極管，另一種是SCR通路。

2015年這個結構將本應連接在一起的電極分開，改變連接方式，改變了電流方向，通過Nwell中的P+/N+/Pwell中的P+/N+，同樣形成了PNPN的SCR結構，具有極低的滯回特性。

這里將前面的版圖優化結構進行了工程應用，配合Power Clamp實現電路的保護，并對全芯片保護的特性進行了分析。

可以看出，在不同的沖擊模式下，和傳統的堆疊器件（傳統器件就是2Dn或者2Dp）相比都有顯著優勢，ESD性能更高，電容降低為原方案一半（59.0fF/99.7fF）。

該研究對Dn+Dp的串聯形式進行了進一步的優化，利用Silicide將N+和P+短接，從而縮短器件兩端的距離，降低金屬走線的復雜度。

針對DCSCR，從A-K（Cathode-Anode），有PN二極管和P+/Nw/Pw/N+形成的SCR，二極管優先導通，并觸發SCR通路，從Nw流出的電流，本質上開啟了寄生的PNP晶體管（Nw是PNP的基極）；進入Pw的電流，本質上開啟了寄生的NPN晶體管（Pw是NPN的基極），實現更強的電流泄放能力，當然，這里的特性與二極管非常相似。

通過不同電阻值的對比測試可以看出，當串聯電阻增大時，觸發電壓Vt1降低。在論文中對寄生電容進行了近似分析，其電容值也隨著串聯電阻的增大而減小。

SCR是重要的ESD保護器件，也是ESD研究領域的重要課題，這里簡要介紹采用分割方式提高維持電壓的技術。

前面已提到，SCR具有低維持電壓的特點。如果電源電壓或者信號幅度超過SCR的維持電壓，且SCR在外力沖擊下被觸發進入維持狀態，那么SCR形成一條與內部電路并聯的低阻通路，泄放節點電流。若維持該狀態，則極可能導致電路功能異常，甚至造成永久性失效。

避免閂鎖效應的方法之一，是提高維持電流到閂鎖電流之上，這對電流驅動能力不強的I/O端口來說比較實用。但對于電源之間的保護，提高維持電壓是更好的方式，業界已研究多種方式，但是魯棒性會受到影響。M. Mergensa和S. Bart等通過增加外部并聯電阻和版圖優化提高維持電流，形成高維持電流SCR（High Holding Current SCR，HHISCR），當維持電壓VH≤VDD，但是IH≥ILU，即使進入閂鎖狀態，因為無足夠電流使其穩定在維持點，可使電路脫離閂鎖狀態。

首先是通過版圖分割技術，利用擴散層交叉的方式替代條狀分布方式，調節發射極注入效率，可實現維持電壓提升，但是由于發射極面積減小，失效電流下降顯著，大家可以參考相應的文獻。

完全分割技術在單向SCR中可以進一步探討，調整陰極和陽極的分割順序，命名為SeSCR（陽極：N+/P+/N+/P+交叉、陰極：P+/N+/P+/N+交叉，等效為SCR與二極管并聯）和Anti-SeSCR（陽極：N+/P+/N+/P+交叉、陰極：N+/P+/N+/P+交叉；電流路徑被彎曲，載流子在陽極和陰極之間渡越距離被拉長。等效為SCR與NPN并聯）。

Anti-SeSCR電流路徑更長，維持電壓可達到接近7V，SeSCR分割寬度越窄，電流分布更加均勻，所以VH更高。

Anti-SeSCR隨著分割寬度增加，維持電壓顯著增加，這是因為空穴向陰極N+擴展，不斷復合，濃度降低，且隨著∠α越大，載流子濃度越低，有效的發射極寬度為SWN_eff減小。同時伴隨載流子渡越距離變長，維持電壓就隨之提高。

但是有效發射極面積減小，導致電流聚集效應顯著，It2下降。

這里定義了品質因子FoM（VH×It2/Width），FoM均隨著SWN=SWP的增大而不斷降低。因為完全分割結構，使得反向二極管的電流路徑變短，導通電阻RON更小。

上面的內容都是介紹獨立器件的設計，單純器件的特性并不一定能夠滿足全芯片ESD保護的要求，必須匹配相應的保護窗口。下面將對全芯片ESD保護設計技術進行案例說明。

對于一個完整功能的芯片，任意兩個引腳之間都可能發生ESD事件，需要相應的泄放通路。圖中表示了各種沖擊下的電流泄放路徑。

全芯片ESD保護網絡通常可以分為以上三種情況，各有優缺點。針對引腳數量少的模擬電路，可以選用本地ESD保護網絡，不需要借助總線，每個引腳均可獨立實現保護；基于電源軌的ESD保護具有占用面積小，工藝移植性強的優點，但是增加了芯片設計和驗證的復雜度；混合型ESD保護網絡主要面向多種類型端口的芯片，例如帶有RS485接口的混合信號IC。

這里說明了PowerClamp在保護網絡中的應用，對于基于電源軌的保護策略來說，Power Clamp的性能極其重要，需要具備低阻泄放通路、低靜態漏電流等特點。這里僅對一些典型結構進行列舉。

這里以一個基于CMOS工藝的視頻放大器ESD保護優化設計的案例，說明基于電源軌的保護策略，如何通過優化PowerClamp達到提升整體ESD能力的目的。

原保護方案采用了左圖反向二極管的方式，在ESD測試過程中，出現輸出端損傷的情況。經過電參數測試和失效分析，確定了ESD損傷機理。更改為右圖的有源泄放結構可以很好實現電流泄放。下面通過TLP對比測試來說明。

從測試曲線可以看出，PD和NS在優化前后均為正向二極管特性，不限制電路的ESD性能。優化前ND：反向二極管特性，輸出PMOS與ESD保護二極管并聯，提早失效。優化前PS：呈現滯回特性，說明內部晶體管承受ESD電壓，失效電流僅為0.92mA。優化后，基于有源鉗位電路的全芯片ESD保護實現有效保護。

這一頁的測試結果驗證了有源泄放的Power Clamp作為公共總線泄放PS和ND的ESD沖擊特性，PS和ND的特性均為一個正向導通二極管+電源鉗位電路的I-V特性疊加，達到了提升全芯片ESD保護能力的目的。

在全芯片ESD保護的基礎上，我們對系統級封裝的ESD保護進行了一定研究，說明片上和板級的協同保護策略。

眾所周知，集成電路的小型化發展沿著More Moore和More than Moore兩個趨勢發展，而隨著More Moore對于成本要求不斷提高，More than Moore成了重要的解決方案，通過不以小尺寸為目標的特種工藝設計模擬、射頻和功率器件，通過SiP技術將不同功能的電路、甚至MEMS等傳感器進行系統級封裝，實現解決方案的小型化。

對于系統級封裝的ESD保護，首先要區分封裝內部引腳和外部引腳，通過電路系統和片上ESD結構的分析，借助TLP測試手段，評估片上和板級ESD保護結構和器件的特征，說明系統級封裝ESD保護協同設計技術，與系統級封裝技術相融合，達到優化系統級封裝ESD保護能力的目的。

這是一個混合集成的多通道ADC產品，利用LTCC基板實現多層高密度布線，集成了不同工藝實現的芯片和若干電容和電阻，根據性能要求選擇了低溫度系數、高精度的薄膜電阻作為增益電阻。

HBM ESD600V沖擊后測試，發現電路的輸入端均呈現高阻或者開路狀態，電路性能不滿足要求或者功能不正常。經過探針測試，定位為輸入薄膜電阻RGX（X=0~7）出現失效。我們對端口的薄膜電阻進行了分析，其結構采用了鎳鉻硅合金作為電阻體，具有精度優勢，但是其抗ESD沖擊的能力較弱。

在板上增加D1和D2二極管，配合芯片的Power Clamp，泄放端口沖擊的ESD電流，片上和板級協同設計來實現跨電源域、薄弱無源器件的保護。板級去耦電容（C1和C2）通過減緩脈沖沖擊的幅度實現對內部電路的保護，優化后的方案可達到2000V以上。

這就說明了片上和板級協同保護的基本原理，利用板級器件泄放主要的沖擊電流，而片上的保護結構僅承受少量的殘余沖擊電流即可，從而保護端口不受損傷。

這里說明一個USB2-OTG接口的保護案例，首先要對備選的TVS器件和被保護芯片進行TLP分析和建模，確保兩者的特性匹配，板級保護要優于片上保護，且優先開啟。

這里說明了最終的保護原理圖，利用了CMF、CFB、TVS等多種器件實現對芯片的保護，使其在熱插拔等惡劣條件下具有充分的魯棒性。

最終的方案可以看出，為了保護一顆芯片，板級采用了多種類型的保護器件來實現，這就是大批量、高可靠性產品需要的ESD保護設計。

這里展示了ADI公司的一款典型產品，采用了協同保護的理念對MEMS Switch進行了性能優化。MEMS靠靜電力驅動，但是同時也要防止RF端口被靜電損傷，間隙火花放電現象是主要的ESD事件。

通過在系統級封裝中增加ESD外部器件，使得靜電敏感的MEMS器件不受損傷，從而實現了高性能和高可靠性的創新產品。

感謝各位群友的聆聽和交流，如果有不正確或者不全面的，歡迎大家批評指正，謝謝。

問答互動

模*：您說的薄膜電阻是Thin Film Resisitor么？我查了一下，好像ESD能力確實比較差，如果做在片內，并且做在輸入端，這樣還有辦法提

高ESD能力么？

Answer：Thin Film Resisitor ESD能力比較低，在設計方面主要通過優化電阻的Layout上來實現。可以在電阻網絡上增加ESD保護二極管，這都是在定制電阻網絡的情況下可以實現的。剛才報告里面采用的是分立0402電阻，但是通常的電阻網絡芯片可以定制，ESD能力取決于版圖寬度和薄膜層厚度，需要工藝廠家一起協作。

模*：芯片都有ESD保護電路，這樣Thin Film Resisitor是否在輸入端或者哪里，是否應該不會受到ESD影響？如果有影響運放輸入管的柵就很容易損壞了。

Answer：Thin Film Resistor在端口才會受到ESD沖擊的損傷，內部就不用考慮其直接的ESD損傷，但是也要注意，如果該電阻在ESD電流的泄放通路上，也要考慮其承受電流的能力。

陳*：謝謝分享！，請問有低漏電的ESD結構么？

Answer：一般來講，SCR和反向二極管的漏電都比較低，如果采用RC Clamp作為電源鉗位，也有很多結構，那一頁PPT里面可參考相應文獻。

風*：ESD性能可以拿器件進行Spice 或者Spectre仿真嗎（這樣的仿真準確嗎）？還是要進行專門的建模呢？特別是SCR這種ESD器件。這個應該可以仿真，但是我不會看，之前見過別人仿真，但是我實在看不出來，仿真(5v)和實際如何對比。

Answer：Modeling是個重要的課題，有不少人研究，可以用VerilogA寫；SCR需要專門建模，通用器件在大電流下特性也會變化。ESD如果建模就可以跟電路一起仿真，但是我不太熟悉;ESD器件設計時通常會使用TCAD等EDA做器件特性仿真，預測特性。通用器件的spice仿真有意義，例如二極管、RC Clamp。

松*：CDM保護的一般結構和HBM有什么異同嗎？

Answer：CDM放電速度遠快于HBM，其脈沖上升時間＜400ps，而HBM的上升時間約為10ns，并且CDM模式和封裝尺寸有關，保護結構需要快速開啟，需要速度快的結構。

孫*：ESD泄放電流都是A級別的瞬態電流。Metal的線寬除了滿足走線電阻足夠小的需求，Current Density一般按照什么標準考慮？比如拿泄放電流的5%，10%當DC Current算最小Width,有沒有個經驗值？

Answer：CurrentDensity有文獻（[2010Ebook]_A.Vashchenko_ESD Design for Analog Circuits）給出DC電流40X經驗值的說法，可以參考。

高*：端口鉗位電壓怎么考慮？

Answer：鉗位電壓保證不超過端口器件的擊穿電壓，同時高于信號電壓或者電源電壓（避免閂鎖，也可以提高ESD器件的維持電流來實現）

IC*：高壓60V的ESD如何做…一般Vhold都低

Answer：高壓要參考ESD Window，高Vhold SCR有不少方案，例如發射極分割，用低維持電壓堆疊等，例如兩個30V或者三個20V。

澤*：您剛才說鉗位電壓不超過擊穿電壓，ESD這種瞬時擊穿電壓，是不是會比直流擊穿電壓大一些，有這種區分嗎？

Answer：鉗位電壓不超過器件本身的擊穿電壓，ESD保護的作用就是把瞬時沖擊電壓壓縮到安全范圍。

冰*：有Vhold能堆疊，但是Vtrigger不怎么增加的技術嗎？目前高Vhold ESD主流用的都是發射極分割的SCR嗎？請問能高到多少V？面積多大呢？

Answer：有結構可以增加Vhold，但是維持Vtrigger不變的研究，通過外部觸發的機制，同時觸發堆疊的單元。參考”FeiMa, Bin Zhang and Yan Han, High Holding Voltage SCR-LDMOS Stacking StructureWith Ring-Resistance-Triggered Technique IEEE Electron Device Letters, 34(9),2013”。當然也有其他的實現方式。發射極分割的結構本身不增加版圖面積，與傳統結構相當。如果需要更大的維持電壓，那么會導致單位面積上失效電流減小，需要增加版圖面積提高保護能力。

Q*：做的高速的ESD可以用網絡分析儀或者時域反射計量電容啊

Answer：這方面我沒有看到太多工程應用的案例，僅在有的項目中做過應用。

凱*：請教個問題，在BUCK電路中，仿真時，強驅動下開關過程會產生ns級超過器件耐壓的毛刺；但測試過程中，從未發現芯片有因此器件失效的現象，是因為毛刺從Clamp泄放掉還是短時毛刺器件不會損傷呢，Clamp使用GRNMOS。上管是p管，ESD2000V是pass的，器件用的5V,仿真最大有8V。

冰*：上管如果是PMOS不一定會死，PMOS沒有Snapback特性，不過ESD倒很可能掛。應該是沒超過Vtrigger吧。5V器件BV一般有11V以上的，沒到trigger點。

Answer：仿真提示超耐壓應該是指超了PDK提供的耐壓，但是是不是器件真實的耐壓不確定，擊穿通常有一定的余量。要結合電路結構來分析，最好查foundry的PCM數據。

Q*：高速IO的ESD，如果想做8k HBM，你們能做成的ESD的寄生電容最小能達到多少？300fF？200fF？用于10Gbps的傳輸。

Answer：很抱歉我沒有專門做這種器件，主要還是串聯二極管，有文獻說明針對2GHz的高頻端口，可承受的最大寄生電容是200fF。