隨著電子技術(shù)的迅速發(fā)展，高速信號觸發(fā)源已經(jīng)廣泛應(yīng)用于通訊、雷達(dá)等各種電子系統(tǒng)的測試和精確控制中。這就要求有一個穩(wěn)定性好、納秒上升沿、可控的脈沖發(fā)生器。但是，國內(nèi)至今還沒有合乎這些要求的商用脈沖發(fā)生器。即使在國際上普遍使用的加拿大生產(chǎn)的AVI-N型脈沖發(fā)生器也存在著幅度小、重復(fù)率低、易損壞等缺點。針對此現(xiàn)狀，設(shè)計一款高速脈沖信號發(fā)生器是非常有意義的?？?a href="http://www.qldv.cn/v/tag/1315/" target="_blank">編程邏輯器件(PLD)經(jīng)歷了PAL，GAL，CPLD和FPGA幾個發(fā)展階段，技術(shù)日趨成熟。采用VHDL語言對PLD進行編程設(shè)計具有更改靈活、調(diào)試方便、操作性強、系統(tǒng)可靠性高等眾多優(yōu)點，并有利于硬件設(shè)計的保護，防止他人對電路的分析、仿照。因此，利用PLD器件為核心構(gòu)造高速脈沖信號發(fā)生器是一種有效的方法。

1 基本原理

設(shè)計采用的XILINX公司的復(fù)雜可編程邏輯器件(CPLD)幾乎可適用于所有的門陣列和各種規(guī)模的數(shù)字集成電路，他以其編程方便、集成度高、速度快、價格低等特點越來越受到設(shè)計者的歡迎。選用的CPLD為XILINX公司的XC9572XL，屬于XC9500系列，是目前業(yè)界速度較快的高集成度可編程邏輯器件。

CPLD開發(fā)軟件用ISE 6.0+ModelSim 5.7SE，該軟件是一個完全集成化、易學(xué)易用的可編程邏輯設(shè)計環(huán)境，并且廣泛支持各種硬件描述語言。他還具有與結(jié)構(gòu)無關(guān)性、多平臺運行、豐富的設(shè)計庫和模塊化的工具等許多功能特點。

CPLD主程序流程圖如圖1所示，時針信號是整個程序的關(guān)鍵，通過時鐘對各個模塊進行精確控制，實現(xiàn)基本功能。時鐘信號的精準(zhǔn)度決定了輸出脈沖信號的精準(zhǔn)度。時鐘源采用了4腳晶振，可以輸出一個穩(wěn)定的時鐘信號。CPLD內(nèi)部電路資源分配如圖2所示。

時鐘信號和復(fù)位信號作為輸入信號，控制脈沖信號的輸出。系統(tǒng)分4個模塊，包括計數(shù)器、鎖存器、觸發(fā)器和數(shù)據(jù)輸出模塊。時鐘信號和復(fù)位信號分別加在計數(shù)器和觸發(fā)器上，計數(shù)器計數(shù)通過鎖存，在時鐘信號作用下同步觸發(fā)輸出信號。當(dāng)復(fù)位信號到來時，計數(shù)器重新清零計數(shù)。

當(dāng)時鐘的上升沿到來時對高頻時鐘進行計數(shù)，CPLD內(nèi)部建立一個5位計數(shù)器，計數(shù)器滿后自動重置為0，輸出端把計數(shù)器的各位進行輸出，計數(shù)器滿后也輸出一個高電平。第一級輸出端一共有7個，可以實現(xiàn)對時鐘的2，4，8，16，32，64分頻以及單脈沖輸出。在CPLD內(nèi)部再建立一個3位計數(shù)器，對前級4分頻信號再做計數(shù)，調(diào)節(jié)占空比，控制脈沖輸出，同時對一級分頻信號進行相與輸出。設(shè)置一個復(fù)位端，當(dāng)高電平時候，對電路進行復(fù)位，計數(shù)器重新開始工作。通過復(fù)位端可以很好地控制脈沖輸出，并且輸出信號脈沖寬度在不同的分頻接口可以得到不同的脈沖寬度信號，也可以通過修改程序?qū)崿F(xiàn)脈沖寬度的改變。CPLD外圍硬件電路包括了電源、晶振、輸出端口、指示燈，如圖3所示。

本設(shè)計選用的外部計數(shù)時鐘頻率為100 MHz，因此所產(chǎn)生脈沖的周期最小是10 ns，脈寬調(diào)節(jié)最小為5 ns，調(diào)節(jié)步長為5 ns。該脈沖發(fā)生器可以實現(xiàn)多路輸出，脈沖輸出共有9路，其中1路可以實現(xiàn)單脈沖輸出，其余8路可以輸出不同脈寬的納秒級脈沖。若要提高脈沖發(fā)生器的精度，應(yīng)提高計數(shù)時鐘的頻率。同時選用速度等級更高的PLD。若要增加脈沖周期及脈寬的可調(diào)范圍，則應(yīng)選用容量更大的PLD。

2 仿真驗證

仿真是驗證設(shè)計的一個重要環(huán)節(jié)，如果仿真沒有通過，設(shè)計就必須重來，以便硬件調(diào)試的勝利通過。在ISE中，建立仿真文件并調(diào)用ModelSim 6.0對設(shè)計進行行為仿真。在第2個脈沖到來時進行計數(shù)器置零，開始計數(shù)，對每個輸出端口的波形都進行仿真測試。從仿真波形中可以預(yù)測出，可編程器件成功地對脈沖進行控制，然后分頻輸出，達(dá)到預(yù)定的要求。

行為仿真只是對VHDL語言進行邏輯綜合后仿真，布局布線后仿真則是在具體器件和硬件資源分配后，利用從布局布線中提取的一些信息，其中包括了目標(biāo)器件及互連線的時延、電阻、電容等信息，并考慮走線之間的相互影響后產(chǎn)生的仿真波形。圖4是布局布線后仿真圖，可以看到在CLR信號有效開始，輸出端經(jīng)過4個周期的延遲后才響應(yīng)到有效的復(fù)位信號，這個說明器件延時加上互連線延時為4個周期，但是這并不影響設(shè)計輸出脈沖的質(zhì)量，在其他電子設(shè)計中卻要考慮到這個延遲。

3 試驗結(jié)果

做好電路版，調(diào)試程序成功后，用型號為TektronixTDS210示波器測出兩個端口的輸出波形如圖5和圖6所示。圖5中波形幅度為3.98 V，峰峰值為4.98 V，脈沖寬度為37.8 ns，上升沿為16.7 ns；圖6波形幅度為1.53 V，峰峰值為2.51 V，脈沖寬度為19.8 ns，上升沿為9.7 ns。在示波器中顯示，得到納秒脈沖信號非常穩(wěn)定，可以作為一個穩(wěn)定的納秒信號源。每個脈沖過后都有一個小的負(fù)脈沖，并且上升沿和下降沿并沒有像仿真時短，主要原因是：一是仿真在一個相對理想的條件下進行的，對器件資源在電路中的實際體積忽略；二是芯片的微加工制造工藝不精確，寄生電容電阻的大小沒有精確計算，可以在輸出端加電容接地減小過脈沖。

4 結(jié) 語

本文利用XILINX公司的復(fù)雜可編程邏輯器件，結(jié)合VHDL語言，提出了一種可控納秒級脈沖信號發(fā)生器的設(shè)計方法，并且通過仿真驗證，得到脈沖寬度最小為19.8 ns，上升沿為9.7 ns的脈沖。在千伏高壓納秒脈沖發(fā)生系統(tǒng)中，采用MOS管、二極管、脈沖形成線等作為核心器件，該信號源必不可少的要一個觸發(fā)源。利用可控高速信號發(fā)生器作為觸發(fā)源，可以有效地實現(xiàn)對千伏高壓的精確控制。在高速數(shù)字系統(tǒng)中，數(shù)據(jù)在器件間的串行傳輸速率可以達(dá)到幾百Mb／s。此時，由于時鐘周期非常小(通常只有幾納秒)，為了保證高速數(shù)據(jù)的可靠接收，數(shù)據(jù)與時鐘的相對位置要求非常嚴(yán)格，以避免發(fā)生數(shù)據(jù)的錯位或在數(shù)據(jù)變化邊沿對數(shù)據(jù)采樣，亦可采用該多路高速信號發(fā)生器。簡便可靠的納秒信號發(fā)生器在電子系統(tǒng)設(shè)計中將越來越具有使用價值。