D型觸發器是一個改進的置位復位觸發器，增加了一個反相器，以防止S和R輸入處于相同的邏輯電平

基本SR NAND門雙穩態電路的主要缺點是禁止SET =“0”和RESET =“0”的不確定輸入條件。

此狀態將強制兩個輸出都處于邏輯“1”，超越反饋鎖存動作，無論哪個輸入先進入邏輯電平“1”都將失去控制，而另一個仍處于邏輯“0”的輸入控制鎖存器的結果狀態。

但為了防止這種情況發生，可以在“SET”和“RESET”輸入之間連接一個反相器，以產生另一種稱為數據鎖存器的觸發器電路，延遲觸發器， D型雙穩態， D型觸發器或只是一個D觸發器因為它通常被稱為。

D觸發器到目前為止最重要的時鐘觸發器，因為它確保輸入S和R永遠不會同時等于1。 D型觸發器由門控SR觸發器構成，在 S 和 R 輸入之間添加一個反相器，以允許單個 D （數據）輸入。

然后使用標記為“D”的單個數據輸入代替“設置”信號，并使用變頻器生成互補的“復位”輸入從而從電平敏感的SR鎖存器產生電平敏感的D型觸發器，如現在S = D且R =非D，如圖所示。

D型觸發器電路

我們記得一個簡單的SR觸發器需要兩個輸入，一個用于“設置”輸出，一個用于“重置“輸出。通過將反相器（非門）連接到SR觸發器，我們可以僅使用一個輸入“設置”和“重置”觸發器，因為現在兩個輸入信號是彼此的互補。當兩個輸入均為低電平時，此補碼可避免 SR 鎖存器中固有的模糊性，因為該狀態不再可能。

因此，此單個輸入稱為“DATA”輸入。如果該數據輸入保持為高電平，則觸發器將為“設置”，當觸發器為低電平時，觸發器將改變并變為“復位”。然而，這將是毫無意義的，因為觸發器的輸出將始終在應用于該數據輸入的每個脈沖上改變。

為了避免這種情況，稱為“CLOCK”或“ENABLE”輸入的附加輸入是用于在存儲所需數據之后將數據輸入與觸發器的鎖存電路隔離。結果是，當時鐘輸入有效時， D 輸入條件僅復制到輸出 Q 。然后，這形成了另一個稱為D觸發器的順序器件的基礎。

“D觸發器”將存儲和輸出應用于其數據終端的任何邏輯電平。因為時鐘輸入為高電平。一旦時鐘輸入變為低電平，觸發器的“置位”和“復位”輸入都保持在邏輯電平“1”，因此它不會改變狀態并在時鐘轉換發生之前存儲其輸出上存在的任何數據。換句話說，輸出被“鎖存”在邏輯“0”或邏輯“1”。

D型觸發器的真值表

注意：↓和↑表示時鐘脈沖的方向，因為假設D型觸發器是邊沿觸發的

主從D觸發器

基本的D型觸發器可以通過在其輸出上添加第二個SR觸發器來進一步改進，該觸發器在互補時鐘信號上激活，以產生“主從式D型觸發器“。在第一級時鐘信號的前沿（低電平到高電平），“主機”鎖存輸入條件 D ，同時輸出級被禁用。

在時鐘信號的后沿（從高到低），第二個“從”級現在被激活，鎖存到第一個主電路的輸出。然后輸出級似乎在時鐘脈沖的下降沿觸發。 “主從式D型觸發器”可以通過將兩個具有相反時鐘相位的鎖存器級聯在一起構成，如圖所示。

主從式D觸發器電路

我們可以從上面看到，在時鐘脈沖的前沿，主觸發器將從數據加載數據D 輸入，因此主機為“ON”。利用時鐘脈沖的后沿，從觸發器正在加載數據，即從器件為“ON”。然后總會有一個觸發器“ON”而另一個“OFF”，但主機和從機從不同時“ON”。因此，輸出 Q 僅在一個完整脈沖（即0-1-0）應用于時鐘輸入時才獲取 D 的值。

TTL和CMOS封裝中有許多不同的D觸發器IC，更常見的是74LS74，它是一個雙D觸發器IC，在單個芯片中包含兩個獨立的D型雙穩態，可實現單個或主控-slave切換人字拖鞋。其他D觸發器IC包括具有直接清零輸入的74LS174 HEX D觸發器，具有互補輸出的74LS175 Quad D觸發器和包含8個D型觸發器的74LS273 Octal D型觸發器，具有清晰輸入單個封裝。

74LS74雙D型觸發器

其他流行的D型觸發器IC

D型觸發器的一個主要用途是作為分頻器。如果D型觸發器上的 Q 輸出直接連接到 D 輸入，使器件閉環“反饋”，則連續的時鐘脈沖將使雙穩態“ “每兩個時鐘周期切換一次。使用D型觸發器進行頻率分頻離子

在計數器教程中，我們看到數據鎖存器如何用作”二進制分頻器“或”分頻器“來制作“2分頻”計數器電路，即輸出具有時鐘脈沖頻率的一半。通過在D型觸發器周圍放置反饋回路，可以構造另一種類型的觸發器電路，稱為型觸發器或更常見的是T型雙穩態，可以使用作為二進制計數器中的二分頻電路，如下所示。

除以2計數器

從上面的頻率波形可以看出，通過“反饋” Q 的輸出到輸入端 D ，輸出脈沖 Q 的頻率恰好是輸入時鐘頻率的一半（?/ 2 ），（? IN ）。換句話說，電路產生分頻，因為它現在每兩個時鐘周期將輸入頻率除以因子2（倍頻程）為 Q = 1 。

D觸發器作為數據鎖存器

除了分頻之外，D觸發器的另一個有用的應用是數據鎖存器。數據鎖存器可以用作保持或記住其數據輸入上存在的數據的器件，從而有點像單個位存儲器器件，而TTL 74LS74或CMOS 4042等IC則以Quad格式提供。目的。通過將四個 1位數據鎖存器連接在一起，使其所有時鐘輸入連接在一起并同時“時鐘控制”，可以制作一個簡單的“4位”數據鎖存器，如圖所示下面。

4位數據鎖存器

透明數據鎖存器

數據鎖存器是電子和計算機電路中非常有用的設備。它們可以設計為在兩個輸出 Q 時具有非常高的輸出阻抗，并且其反向或補償輸出 Q 可以減少用作緩沖器時對連接電路的阻抗影響， I / O端口，雙向總線驅動器甚至是顯示驅動器。

但單個“1位”數據鎖存器本身并不實用，而商用IC則包含4個， 8個，10個，16個甚至32個單獨數據鎖存到一個IC封裝中，一個這樣的IC器件是74LS373八通道D型透明鎖存器。

74LS373的8個獨立數據鎖存器或雙穩態器件是“透明”D型觸發器，意味著當時鐘（CLK）輸入在邏輯電平“1”為高電平時（但也可能為低電平有效）， Q 處的輸出跟隨數據 D 輸入。

在此配置中，鎖存器被稱為“打開”，而 D 輸入到 Q 輸出似乎是“透明的當數據無阻礙地流過它時，因此名稱為透明鎖存器。

當時鐘信號在邏輯電平“0”為低電平時，鎖存器“關閉”，輸出在 Q 被鎖存在時鐘信號改變之前存在的數據的最后一個值，并且不再響應 D 而改變。

8位數據鎖存器

74LS373八進制透明鎖存器的功能圖

D型觸發器摘要

數據或D型觸發器可以使用一對背靠背SR鎖存器構建，并在 S 和 R之間連接一個逆變器（NOT Gate） 輸入以允許單個 D （數據）輸入。通過在其輸出上添加第二個SR觸發器，可以進一步改善基本的 D 觸發器電路，該觸發器在互補時鐘信號上激活，以產生“主 - 從D觸發器”器件。

D型鎖存器和D型觸發器之間的區別在于鎖存器沒有時鐘信號來改變狀態，而觸發器總是這樣。 D觸發器是邊沿觸發器件，它在時鐘上升沿或下降沿將輸入數據傳輸到 Q 。數據鎖存器是電平敏感設備，例如數據鎖存器和透明鎖存器。

在下一個關于順序邏輯電路的教程中，我們將研究將數據鎖存器連接在一起以產生另一種類型的順序邏輯電路，稱為移位寄存器，用于將并行數據轉換為串行數據，反之亦然。