作為貫穿于集成電路設(shè)計、制造、封測等環(huán)節(jié)的戰(zhàn)略基礎(chǔ)支柱之一，EDA已成為國內(nèi)無法繞開的“卡脖子”環(huán)節(jié)，也是國內(nèi)半導(dǎo)體業(yè)必須攻克的環(huán)節(jié)。
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近年來，隨著國家政策、資本以及生態(tài)的多重利好助力，國內(nèi)EDA產(chǎn)業(yè)步入快車道，國產(chǎn)EDA工具在設(shè)計、制造和封裝領(lǐng)域多點開花。作為自主創(chuàng)新的高性能工業(yè)軟件及解決方案提供商，上海合見工業(yè)軟件集團有限公司（以下簡稱“合見工軟”）正式運營一年多，已經(jīng)發(fā)布了多款EDA產(chǎn)品和解決方案，包括數(shù)字仿真器、FPGA原型驗證系統(tǒng)、仿真調(diào)試工具、驗證效率提升平臺、系統(tǒng)級IP驗證方案、先進封裝協(xié)同設(shè)計環(huán)境、電子設(shè)計數(shù)據(jù)管理平臺等，在高難度的數(shù)字驗證、協(xié)同設(shè)計等領(lǐng)域率先實現(xiàn)了突圍。
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應(yīng)對設(shè)計新需求 深化產(chǎn)品布局
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后摩爾時代諸多新興應(yīng)用的興起，如AI、GPGPU、HPC等芯片開發(fā)已成為市場熱點，這對芯片的規(guī)模、性能的要求日益走高。合見工軟CTO賀培鑫表示：“為了滿足對復(fù)雜功能的需求，我們可以看到市場上的大部分芯片采用多核結(jié)構(gòu)；同時隨著工藝節(jié)點已趨近極限，晶圓廠已經(jīng)在探索是否能突破2納米甚至1納米的標線。為了追求PPA和成本的最優(yōu)解，采用多Die的Chiplet成為芯片設(shè)計的主流結(jié)構(gòu)。因此，多核多Die是時下芯片設(shè)計的趨勢。”

賀培鑫指出，合見工軟選擇驗證作為EDA工具的首先突破點，也是綜合考量了芯片設(shè)計公司在這一趨勢下面臨的諸多復(fù)雜難題。
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第一，驗證復(fù)雜度呈幾何倍數(shù)的增長。“舉個例子，我們可以看到業(yè)內(nèi)的大規(guī)模SoC已從過去的8核、16核發(fā)展到現(xiàn)在的64核，規(guī)模一直在翻倍。由于多核復(fù)用，設(shè)計復(fù)雜度并不會隨著規(guī)模的增長而翻倍；然而多核之間的互連使得驗證的復(fù)雜度隨著規(guī)模成比例增長。”

第二，驗證的成本（時間、人力）高速增長。“過去開發(fā)一款芯片，一般2個設(shè)計工程師需要配1個驗證工程師；現(xiàn)在開發(fā)一款大規(guī)模芯片，1個設(shè)計工程師要配2-3個驗證工程師，同時驗證的時間也更長。”
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第三，驗證工具越來越多樣化。“比如在芯片設(shè)計初期，采用數(shù)字仿真器一秒鐘跑一個時鐘周期，隨著設(shè)計推進到下一階段，我們需要更高的頻率來覆蓋更大的設(shè)計規(guī)模，這時我們需要采用不同的驗證工具，原型驗證系統(tǒng)一秒鐘可以跑一百萬個時鐘周期，這樣就快了一百萬倍。再如，設(shè)計中的某個區(qū)塊在很多測試用例下出現(xiàn)的bug特別多，此時就需要形式驗證工具窮盡所有可能性去修復(fù)這些bug。因而一個設(shè)計在不同的場景下是需要多款驗證工具來支撐的。”
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只有解決驗證上的復(fù)雜難題才能幫助國內(nèi)芯片公司設(shè)計出具有國際競爭力的產(chǎn)品。此外，僅考慮多核是不夠的，為了對芯片開發(fā)實現(xiàn)完整的EDA工具支撐，對于采用多Die結(jié)構(gòu)的Chiplet，合見工軟也在先進封裝設(shè)計、板級設(shè)計領(lǐng)域進行了相應(yīng)的布局。
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實現(xiàn)新突破 彰顯新價值
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要實現(xiàn)國產(chǎn)EDA驗證工具的突破，賀培鑫認為，最重要的是要在規(guī)模、性能和自動化層面全面提升。合見工軟去年推出了FPGA原型驗證系統(tǒng)，今年6月發(fā)布了UV APS全新功能升級版。
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從規(guī)模上看，相比業(yè)界同類工具支持8-48顆FPGA容量，UV APS能夠支持高達100顆VU19P FPGA的級聯(lián)。
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從性能上看，APS Compiler采用全路徑的時序驅(qū)動（Timing Driven）分割技術(shù)，相比一般只考慮切面大小（Cut-size Driven）的分割技術(shù)，APS Compiler可以充分考慮到FPGA間的連線和時序路徑之間的關(guān)系，通過采用TDM（時分復(fù)用）技術(shù)，識別并考慮每一根穿過FPGA的信號所在時鐘域的頻率，選擇最佳的時分復(fù)用比例，優(yōu)化FPGA之間的跳數(shù)，實現(xiàn)邏輯電路運行速度最快的結(jié)果，TDM的范圍可以做到1-1024。
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從自動化程度來看，對于FPGA不能支持的設(shè)計單元，比如多端口存儲（Multi-port Memory）、多維數(shù)組、跨模塊引用（XMR）、三態(tài)門（Tri-state）等，業(yè)界一些主流工具會要求用戶修改RTL代碼，而UV APS則可實現(xiàn)自動化轉(zhuǎn)換。
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賀培鑫談到：“除此之外，還有很多值得探索的技術(shù)點。我們熟知的硬件仿真技術(shù)有基于FPGA和ASIC兩種，后者的編譯時間相對較快，因為ASIC只需要把RTL設(shè)計轉(zhuǎn)換成處理器的指令；而前者的仿真運行速度更快，因為FPGA可以迅速啟動Linux，且功耗小；ASIC通常需要采用水冷卻的辦法，價格昂貴，約為FPGA的四倍。因此，在設(shè)計不夠成熟、規(guī)模較小的階段，需要頻繁迭代，ASIC原型驗證技術(shù)由于其編譯時間短，優(yōu)勢會更突出；在設(shè)計達到一定成熟度、規(guī)模較大的階段，F(xiàn)PGA原型驗證技術(shù)由于其仿真運行速度快，會更具優(yōu)勢。所以說沒有哪一種技術(shù)具有全面的絕對性優(yōu)勢，我們需要繼續(xù)探索更優(yōu)化的方法，打磨更好的工具，以支持客戶開發(fā)更高性能的產(chǎn)品。”
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另外，要應(yīng)對Chiplet在先進封裝的挑戰(zhàn)，打破在復(fù)雜多維空間系統(tǒng)級設(shè)計互連，實現(xiàn)數(shù)據(jù)的一致性和信號、電源、熱、應(yīng)力的完整性，合見工軟在去年發(fā)布了先進封裝協(xié)同設(shè)計環(huán)境之后，今年6月又推出了UVI功能增強版。
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賀培鑫指出，此次發(fā)布的增強版首次真正意義上實現(xiàn)了系統(tǒng)級Sign-off功能，可在同一設(shè)計環(huán)境中導(dǎo)入多種格式的IC、Interposer、Package和PCB數(shù)據(jù)，支持全面的系統(tǒng)互連一致性檢查（System-Level LVS），同時在檢查效率、圖形顯示、靈活度與精度上都有大幅提升。

UVI能夠基于物理、圖形和數(shù)據(jù)等信息，根據(jù)不同應(yīng)用需求，自動產(chǎn)生系統(tǒng)級互連關(guān)系網(wǎng)表、互連錯誤信息、網(wǎng)絡(luò)斷開類型及互連疊層信息等關(guān)鍵報告。這也使得其在處理大規(guī)模互連管腳數(shù)據(jù)時十分迅速，無論是命名一致性檢查、鏈路通斷檢查還是管腳缺失互連檢查，對于60萬Pin的規(guī)模都可以在5秒內(nèi)完成，并且可以支持一對多Pin的基于面積算法的互連檢查。“開發(fā)人員利用UVI可以簡化設(shè)計流程、提升工作效率、提高設(shè)計質(zhì)量、精準定位設(shè)計錯誤，并覆蓋所有節(jié)點和網(wǎng)絡(luò)的檢查。”
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夯實產(chǎn)品技術(shù) 培養(yǎng)EDA人才
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賀培鑫認為：“一款工具要獲得市場認可是需要時間的，用戶希望獲得性能穩(wěn)定的產(chǎn)品，因此我們在推出新工具的同時，還會在已發(fā)布的產(chǎn)品上做持續(xù)優(yōu)化升級，和國內(nèi)用戶成為緊密的共贏伙伴，打造世界級芯片。業(yè)界主流的工具雖然相對比較成熟，但有一定的歷史包袱，經(jīng)過二三十年的迭代相當于是疊床架屋負重前行。合見工軟可以基于最新的方法論從頭打造產(chǎn)品，在這樣的基礎(chǔ)上做優(yōu)化會更快，因此我們有信心趕上并超過業(yè)界成熟工具。”
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圍繞EDA產(chǎn)品路線，合見工軟將在驗證全流程領(lǐng)域持續(xù)發(fā)力，F(xiàn)PGA原型驗證系統(tǒng)預(yù)計在年底前進一步提升性能，在硬件仿真器、調(diào)試領(lǐng)域加快布局；在先進封裝設(shè)計領(lǐng)域，協(xié)同設(shè)計優(yōu)化持續(xù)進階。
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在培養(yǎng)EDA人才方面，“合見工軟的團隊中有很多人在全球EDA領(lǐng)域打拼了二三十年，積累了很多前沿技術(shù)和行業(yè)實踐經(jīng)驗，我們很希望把這些經(jīng)驗分享給國內(nèi)熱愛半導(dǎo)體行業(yè)的莘莘學(xué)子，為國內(nèi)培養(yǎng)EDA專業(yè)人才。我非常愿意貢獻自己的一份力量，幫助他們學(xué)習(xí)、快速成長，打造EDA更好的未來。”