一種低功耗系統芯片的實現流程

　　本文基于IEEEl801標準Uni-fied Power Format(UPF)，采用Synopsys和Mentor Graphics的EDA工具實現了包括可測性設計在內的“從RTL到GDSII”的完整低功耗流程設計。本論文第1部分描述了低功耗技術和術語。第2部分描述了本文設計的系統芯片的情況。第3部分描述了整個設計的流程和采用的EDA工具。第4部分為總結。

　　1 低功耗技術

　　數字CMOS電路的功耗主要有三個來源，分別是開關功耗Pswitching、短路功耗Pshort-circuit和泄漏功耗Pleakage，分為動態功耗(Psw itching+Pshort-circuit)和靜態功耗(Pleakage)兩大類，如式(1)所示。

　　其中，α是開關活動因子，CL是有效電容，VDD是工作電壓，fclk是時鐘頻率，ISC是平均短路電流，Ileak是平均漏電流。目前提出了各種降低功耗的方法，主流的技術有門控時鐘(Clock-Gating)、多閾值電壓(Multi-threshold)，先進的技術包括多電壓(Mulit- Voltage，MV)電源關斷(MTCMOS Pwr Gating)、多電壓和帶狀態保持功能的電源關斷(MV&Pwr Gating with State Retention)、低電壓待機(Low-VDD Stan-dby)、動態或自適應電壓和頻率調整(Dynamic or Adaptive Voltage&Frequency Scaling,DVS、DVFS、AVS、AVFS)、阱偏置(Well Biasing，VTCMOS)等。為了實現這些技術，需要在設計的時候劃分電壓域(Power Domain,PD)，組成不同的工作模式(Power Mode,PM)和加入特殊器件，比如電源關斷器件(Power Switches)、電平轉換器件(Level Shifter，LS)、隔離器件(Isolation Cell)和狀態保持器件(State Ret-ention Cell)等。在本文的芯片設計中采用了門控時鐘、多電壓和電源關斷技術。

　　2 本次設計的概括

　　本文的芯片設計如圖1所示，有4萬個寄存器、20萬邏輯門，共分七個電壓域，PD TOP(頂層)、PD1、PD2、PD3、PD4、PD5和PD6，其中PD6工作在1.2V，其余的工作在1.8V。在正常工作模式下有三種電壓模式，分別為PM1(PD1關斷，其余開啟)、PM2(PD TOP和PD1開啟，其余關斷)和PM3(PD TOP開啟，其余關斷)。電源關斷器件和隔離器件的使能信號(ps en和iso en)由處于常開區PD TOP的功耗模式控制器(PMC)產生。