3.3 通過不同數據路徑測試

　　由于不同的主模塊有自己的總線，同一存儲器可以被不同的主模塊從不同的數據路徑訪問。例如，DSP 核和EDMA 通過不同的數據路徑訪問LL2。

　　另外，同一主模塊也可以通過不同的數據路徑訪問同一存儲器。例如，DSP 核可以通過cache 或不通過cache 訪問DDR 存儲器。

　　所有這些不同的數據訪問路徑都應該被測試程序覆蓋。

　　4 KeyStone DSP 上的示例測試工程

　　本節介紹上述測試方法在KeyStone DSP 上實現的例子。相應的測試代碼可以從以下網址獲得：

　　http://www.deyisupport.com/cfs-file.ashx/__key/telligent-evolution-components-attachments/00-53-01-00-00-10-90-46/Memory_5F00_Test.zip

　　4.1 CCS 工程

　　例子工程的目錄結構如圖2 所示。

　　圖2 例子工程目錄結構

　　工程文件在“Memory_Test”目錄中。一些通用的初始化代碼，如PLL， EDMA， DDR 的初始化在“common”目錄中。主要的測試代碼在“Memory_Testsrc”子目錄中。表2 描述了主要的源文件。

　　表2 例子代碼的源文件

　　測試流程由“mem_test_main.c”中的代碼控制。基本流程如下：

　　Disable all caches

　　Test LL2 bus

　　Test SL2 bus

　　Test DDR bus

　　Test Local L1 with IDMA

　　Test other core’s L1 with EDMA

　　Enable 32KB L1P cache

　　Test Local L2 with DSP core

　　Test other core’s L2 with DSP core

　　Test Shared L2 with DSP core

　　Test 1KB of external memory with DSP core （just cover the data path）

　　Enable 32KB L1D cache

　　Test Local L2 with EDMA

　　Test Local L2 with DSP core

　　Test other core’s L2 with EDMA

　　Test other core’s L2 with DSP core

　　Test Shared L2 with EDMA

　　Test Shared L2 with DSP core

　　Test external memory with EDMA （cover full external memory space）

　　Test 64KB of external memory with DSP core （just cover the data path and L1D cache）

　　Enable 256KB L2 cache

　　Test other core’s L2 with DSP core

　　Test 512KB external memory with DSP core （just cover the data path and L1D， L2 caches）

　　Test Shared L2 with DSP core through remmapped noncacheable nonprefetchable window

　　本文選自電子發燒友網6月《智能工業特刊》Change The World欄目，轉載請注明出處！