大家好,我最近自己開始進行VHDL編程。因為幾個錯誤而陷入困境。我在VHDL的結構代碼中得到3個錯誤。其中一個錯誤是“模型”和“2”在目標庫中具有不同的特征。用戶組件'和2'與庫原語'和2'沖突請幫幫我。我附上了錯誤的屏幕截圖,請檢查它們并幫助我繼續進行
2020-03-30 10:00:12
語句第7章 VHDL的描述風格7.1 行為描述7.2 數據流描述7.3 結構描述第8章 仿真8.1 VHDL仿真8.2 延時模型8.2.1 固有延時8.2.2 傳輸延時8.3 仿真Δ8.4 仿真激勵信號
2008-06-04 10:31:29
VHDL語言是一種用于電路設計的高級語言。它在80年代的后期出現。最初是由美國國防部開發出來供美軍用來提高設計的可靠性和縮減開發周期的一種使用范圍較小的設計語言 。VHDL翻譯成中文就是
2015-09-30 13:48:29
我在寫VHDL程序的時候,分成幾個模塊,可是最后怎么完成頂層設計?
2014-09-16 21:23:27
但是寫完語言后創建VHDL測試臺顯示,我的vhdl中有實體與文件名一致,這樣也就無法通過vhdl生成原理圖,我使用的是***2004
2015-04-01 21:28:34
我對運放的理解我對運放的理解我對運放的理解我對運放的理解我對運放的理解我對運放的理解我對運放的理解我對運放的理解我對運放的理解我對運放的理解我對運放的理解我對運放的理解我對運放的理解我對運放的理解我對運放的理解我對運放的理解我對運放的理解我對運放的理解我對運放的理解
2012-09-23 15:02:07
我想問一下,在STM32外部中斷中我需要用延時,我該怎么延時?
2017-09-11 18:02:30
`我是FPGA初學者 ,我想問下 ,有vhdl 的程序 ,但是沒有工程文件 ,我要添加哪些文件才能運行vhdl程序。怎么添加程序才能運行生成工程文件。`
2015-12-29 21:28:10
大學的一些學習材料??墒亲罱悬c迷茫,是學VHDL呢?還是學Verilog HDL。我網上查,有的說VHDL和Verilog HDL應用情況差不多,可是又有人說現在主要是用Verilog HDL。個人
2013-09-06 15:03:08
我的altium designer 編寫好vhdl后并成功在原理圖中生成了電路,最后進行測試也就是testbeach時在生成的.VHDTEST文件中進行了少量修改是按書上寫的,應該是沒問題的,前面
2015-04-02 20:39:30
Verilog與VHDL(特權同學版權所有)本文節選自特權同學的圖書《FPGA設計實戰演練(邏輯篇)》(特權同學版權所有)配套例程下載鏈接:http://pan.baidu.com/s
2015-03-16 12:00:54
VHDL 主要用于描述數字系統的結構、行為、功能和接口。除了含有許多具有硬件特征的語句外,VHDL 在語言形式、描述風格和句法上與一般的計算機高級語言十分相似。VHDL 的程序結構特點是將一項
2018-09-07 09:04:45
我在LED程序里用到了一個延時程序,用空語句消耗CPU時間來延時,如下void Delay(u32 nCount){while(nCount--);}然后咋 main中調用 Delay
2018-09-03 09:37:00
我是UCOS初學者,以前也沒有學過任何RTOS,望大神說的仔細些。我所理解的UCOS任務調度都是在延時函數中實現的,假設我定義了三個函數:1-start_task ; 2-task1
2020-04-07 22:13:19
原子哥,你好,問下,使用OSTimeDlyHMSM()或者OSTimeDly()延時函數,會引發幾次調度?我的理解是兩次,一次是剛進入延時函數時,另一次是當延時函數結束時,不知這樣理解是否正確?
2020-04-21 04:35:55
大家好 ,我想創建一個自定義的冷杉過濾器,但我沒有足夠的知識來設計它。所以我可以訪問vivado的fir編譯器vhdl代碼,這可以幫助我理解流接口和自定義IP塊的方法。我有一個簡單的冷杉過濾器
2020-04-07 08:37:48
VHDL / verilog并正確地敲出MII接口。后一種方法顯然是一種皇家的痛苦,因為你必須計算校驗和,否則操縱TCP / UDP數據包的可能性最低......我的問題是:我的應用程序要求以盡可能低
2019-05-31 03:31:38
嗨,我試圖理解“write_vhdl”和“write_verilog”之間的差異。我有一個設計,我想從中創建一個網表。設計是用VERILOG編寫的,我用“write_verilog”命令創建了一個
2020-03-16 10:29:57
你好!我是FPGA設計的新手。我想在我的項目中使用DCM,但是,在我執行Xilinx時鐘向導之后,沒有生成響應的vhdl文件。我想知道我該怎么生成這個vhdl文件。我還有其他步驟嗎?謝謝你的考慮
2019-01-15 10:22:23
程序如下,這樣的話在num賦給n的時候,num也同時被置0吧?怎么延時執行f進程呢?想了好久,求解呀?。?!g:PROCESS(en)BEGIN IF en'EVENT AND en='0'THEN n0
2012-11-22 17:55:49
各位大神老師好:請教一個問題。據說PIC32單片機的延時,可以用內部計數器進行延時。我想延時2us,但是,死活都不能達到2us,示波器顯示是40us。示波器用的是虛擬示波器。系統時鐘是40Mhz下面
2017-10-06 00:23:27
” 定時器做延時 比 軟件延時 CPU利用率高 “,在我看過的一個按鍵狀態機的程序里,覺得確實是這樣的;但程序有延時的地方好像并不能都寫成 狀態機 那樣的結構啊,這時我就不能理解為什么說 ” 定時器做延時
2015-08-03 21:55:23
國家晶元設計中心VHDL內部培訓資料每個知識點都配有例子能幫助大家很好的理解[hide] [/hide]
2012-02-27 14:11:29
掛起之后。1.5ms之后就會進入節拍的中斷函數中。然后任務又會進入就緒狀態。此時目標延時應該為5ms,但實際延時只有1.5ms。這樣延時函數就會產生誤差。不知道我理解的是否正確?如果確實如我理解的這樣,那又該如何保證實時性呢?
2019-09-16 20:58:20
PLZ任何機構都可以建議我如何在vhdl代碼中編寫Expectation maximization algo。我知道理論,但無法理解編碼的方式.plzzzzz的幫助。以上來自于谷歌翻譯以下為原文
2019-01-23 07:02:02
作為我項目的一部分,我需要將ADC與7系列FPGA接口,我有一個SelectIO?接口向導的IP核。但是,我的整個項目都在VHDL中,IPi得到的是Verilog。請指出我如何在我的VHDL頂級模塊中使用該IP核的一些示例。最好的祝福
2020-05-21 12:31:59
我想用DNA(XC6SLX16)加密我的設計,但我不知道怎么做,有沒有人可以提供一些VHDL參考?以上來自于谷歌翻譯以下為原文I want to encryptmy design
2019-07-24 13:19:40
大家好,我想使用IO時鐘接口對輸入中的串行信號進行過采樣。然后,該信號將由vhdl編程邏輯與全局時鐘一起使用。我希望使用IO時鐘以更高的頻率對這些輸入數據進行采樣,而不是全局時鐘提供的數據,但我
2019-08-07 09:51:55
嗨, 我正在C和MATLAB中實現圖像比較的代碼?,F在我想知道從xilinx上的.c文件中的.m文件(或).vhdl文件創建.vhdl文件的過程,或者是否有任何可用于此轉換的開源并且所有.m文件
2019-03-18 13:10:42
將由自定義VHDL代碼寫入。第二個BRAM地址在Microblaze上為0x00010000。在導出BRAM的第二個端口以供自定義VHDL代碼使用之后,我對VHDL端的BRAM地址感到有些困惑
2019-03-04 12:09:00
大家好,我正在嘗試使用VHDL實現雙曲線tan tan函數,但問題是我不知道tanh函數怎么可以實現digital所以請如果任何身體可以告訴我這個想法,以便我可以在VHDL中實現它會很好的。非常感謝
2019-02-14 10:20:11
你好我正在處理導入vhdl文件到EDK項目中的pcores-user_logic。我創建了我的系統并將vhdl輸出連接到我的EDK系統。但是當我生成比特流時,我得到的錯誤就像“無法在庫中找到。請確保
2019-03-19 06:11:26
嗨,我喜歡vhdl和fpga。有人告訴我,我們可以使用simulink生成vhdl。我想處理寄存器,查找表和累加器。我只知道simulink上的基本知識。任何人都可以建議哪種方式最好。如果
2020-03-20 06:16:39
一、VHDL簡介1.1 VHDL 的歷史VHDL 的 英 文 全 名 是 Very-High-Speed Integrated Circuit Hardware
2020-09-02 19:32:26
或者累減的方法,到一定條件后就退出。好處:好寫,用for循環或者while循環,不用去理解各種有關底層硬件的寄存器。壞處:延時不精準,誤差大,讓CPU持續空跑,大大浪費CPU資源。void delay(uint16 i){#if 0while(i--){}#endiffor(
2022-01-14 06:43:44
用VHDL寫,步進延時電路的設計,電子設計大賽07年C題中關于步進延時的設計
2013-08-05 09:54:45
大家好,我對VHDL有點新意,我想在你學習數字設計的同時,對你知道對VHDL有益的書籍有所了解。那么那些真正優秀的書籍是什么?
2020-05-22 06:42:27
我看了個在1602上顯示字符串的代碼,看到要用到延時程序。我上網查了下,說單片機的速度相對很多外設來說已經很高了,必須加延時才能與外設匹配。我現在有個疑問:單片機的延時子程序(比如匯編代碼
2019-11-11 16:32:13
正在學習VHDL,有一個問題不知道咋實現,希望大家幫忙。輸入信號 I_moen 和I_boen,輸出信號 O_mo 和O_bo。要求:1.I_moen出現上升沿, O_mo轉為高電平;同樣
2019-01-25 06:35:20
你能告訴我用戶邏輯是什么嗎?我理解的是user_logic是vhdl模板的主/從ip實現的?我對嗎?無論如何,如果你能詳細說明一下,我會很高興非常感謝您的幫助!!
2019-11-11 13:54:56
;CTRL=0x01 ;//開始倒數do{ temp=SysTick->CTRL;}while(temp&0x01&&!(temp&(1VAL =0X00; //清空計數器//這是延時多久,怎么實現的延時?
2018-11-29 12:28:50
The VHDL Cookbook
好東西哦。網上搜集,希望對你有用。
2006-03-25 14:37:5519 VHDL基本語法實例:
2009-05-27 08:57:4911 VHDL基本語法實例:
2009-05-27 10:32:19123 UART 4 UART參考設計,Xilinx提供VHDL代碼 uart_vhdl
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2009-06-14 08:57:14113 VHDL Library of Arithmetic Units fdl
A comprehensive library of arithmetic units written
2009-06-14 09:09:3017 VHDL語言及其應用是在作者歷時七年為通信與信息系統、信號與信息處理專業研究生講授VHDL語言及其應用課程的教學實踐基礎上編寫而成的。全書共分15章,以教授完整的VHDL語言體
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2009-07-20 12:06:150 VHDL語言概述:本章主要內容:硬件描述語言(HDL)VHDL語言的特點VHDL語言的開發流程
1.1 1.1 硬件描述語言( 硬件描述語言(HDL HDL)H
2009-08-09 23:13:2047 1. INSTANTIATING LPM in VHDLTo promote LPM usage in VHDL design community, this section describes
2009-09-13 14:29:0326 VHDL 語言程序的元素:本章主要內容:VHDL語言的對象VHDL語言的數據類型VHDL語言的運算符VHDL語言的標識符VHDL語言的詞法單元
2009-09-28 14:32:2141 vhdl數字系統設計是數字電路自動化設計(EDA)入門的工具書。其內容主要包括:用VHDL語言設計的基本組合電路、時序電路、數字綜合電路、電路圖輸入法要領概述、實用VHDL語句
2009-10-08 21:54:010 VHDL基礎教程:VHDL語言及其應用目錄:第1章 VHDL基本概念 1.1 數字系統建模 1.2 建模的域和級 1.3 建模語言 1.4 VHDL建模的概念 1.5 一個VHDL設計實例 1 6
2009-10-16 18:17:58357 VHDL 數位電子鐘在這個數位電子鐘我們使用可支持VHDL 格式的MAX+plusII 軟件開發工具來做設計,利用VHDL 硬件描述語言的方式,將一個復雜的電路寫成一顆IC,有錯誤也不用像以前
2009-11-22 17:50:38174 VHDL深入教程
2009-12-05 16:33:18199 VHDL實例大全
2010-04-19 13:58:00239 VHDL源程序100例
2010-11-01 17:05:30319 vhdl是什么意思
VHDL 語言的英文全名是 Very High Speed Integrated Circuit Hardware Description Language ,即超高速集
2008-09-02 12:55:597732 實驗六、VHDL的基本描述語句設計一? 實驗目的1掌握VHDL語言的基本結構及設計的輸入方法。2掌握VHDL語言的基本描述語句的使用方法。二? 實驗設備
2009-03-13 19:23:571998 實驗八、VHDL語言的組合電路設計一? 實驗目的1掌握VHDL語言的基本結構及設計的輸入方法。2掌握VHDL語言的組合電路設計方法。二? 實驗設備與儀器
2009-03-13 19:26:582368 摘要:為防止電池過放電,DS2784提供欠壓保護。本應用筆記解釋了欠壓保護延時(tUVD)是如何實現的。
緒論DS2784具有欠壓保護電路,可防止電池過放電。當檢測
2009-04-30 11:14:191634 帶有延時的備份電池方案
本應用筆記介紹了主電源和備份電池通過二極管“或”邏輯電路與負載連接的方案。這一架構很容易理解,但當電池電壓
2010-01-26 16:30:46367 文章在MAX+PLUS II 開發環境下采用VHDL 語言設計并實現了電表抄表器討論了系統的四個組成模塊的設計和VHDL 的實現每個模塊采用RTL 級描述整體的生成采用圖形輸入法通過波形仿真下載芯
2011-09-23 17:56:1140 本文詳細討論了VHDL語句對PLD設計的影響和設計經驗,經典文章,值得仔細閱讀消化。, PLD Programming Using VHDL
2012-01-17 11:20:540 簡單介紹了VHDL的實際應用的注意事項,比較適合新手入門
2015-11-02 17:32:330 本書以 VHDL 程序設計基礎與工程實踐為內容,全面介紹了 VHDL 程序設計的基礎知
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2016-02-17 15:52:133 平時在寫關于時序的程序時,往往會見到while的延時函數,但是延時時間往往說法不一,這篇文章有助于對延時函數的理解。
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2016-09-02 16:54:4017 硬件描述語言VHDL的學習文檔,詳細的介紹了VHDL
2016-09-02 17:00:5312 VHDL語言要素,大學EDA課程必備資料,在實際的應用中,VHDL仿真器講INTEGER類型的數據作為有符號數處理,而綜合器將INTEGER作為無符號數處理. VHDL綜合器要求利用RANGE子句
2016-11-21 15:40:340 一篇文章叫你學會用VHDL寫TESTBENCH
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2016-11-11 15:51:0015 vhdl入門
2016-12-16 16:30:0223 VHDL并行語句
2016-12-11 23:38:390 vhdl
2017-10-23 08:39:3510 VHDL作為電路的硬件描述語言,并且已經在電路中得到了廣泛的運用。本文主要介紹了什么是vhdl、vhdl有哪些特點、vhdl的優勢以及詳細的說明了8位移位寄存器vhdl代碼詳情。
2017-12-22 15:11:0116224 本文檔的主要內容詳細介紹的是VHDL教程之使用VHDL進行電子設計所需的所有資料包括了:VHDL設計基礎知識,VHDL并行語句,VHDL程序實體,VHDL入門,VHDL語言要素,EDA設計流程及其工具,IA64 應用程序寄存器,LCD液晶顯示漢字字符集表,OCMJ 系列液晶顯示器控制命令集表等
2018-09-25 08:00:000 本文檔的主要內容詳細介紹的是VHDL教程之VHDL語言元素的詳細資料概述一內容包括了:1. VHDL語言的客體2 VHDL語言的數據類型3 VHDL數據類型轉換4 VHDL詞法規則與標識符
2018-11-05 08:00:000 FreeRTOS中相對延時和絕對延時的區別
2020-03-12 10:32:097831 在VHDL程序中,實體(ENTITY)和結構體(ARCHITECTURE)這兩個基本結構是必須的,他們可以構成最簡單的VHDL程序。通常,最簡單的VHDL程序結構中還包含另一個最重要的部分,即庫(LIBRARY)和程序包(PACKAGE)。
2020-04-23 15:43:384224 VHDL是一種用來描述數字邏輯系統的“編程語言”。它通過對硬件行為的直接描述來實現對硬件的物理實現,代表了當今硬件設計的發展方向。VHDL是為了滿足邏輯設計過程中的各種需求而設計的。
2020-04-23 15:51:032362 什么是vhdl語言 VHDL 的英文全名是VHSIC Hardware Description Language(VHSIC硬件描述語言)。VHSIC是Very High Speed
2020-04-23 15:58:4910242 今天給大家分享一個VHDL和Verilog的工具。很多新手初次學習FPGA都曾遇到過一個問題:是學Verilog OR VHDL?
2020-08-25 09:22:056116 本文概述了VHDL測試臺和其他相關主題。它是為一個數字設計工程師編寫的,他幾乎沒有VHDL或編程經驗,以便更好地理解VHDL的編寫和測試臺的使用。并對VHDL的發展前景進行了展望。
2021-01-20 15:17:1419 本手冊討論VHDL和Synario可編程IColution。本手冊旨在補充可編程IC入門手冊中的材料本手冊中討論了以下主題HDL語言結構如何編寫可合成的VHDL如何控制VHDL設計的實現VHDL數據
2021-01-21 16:02:1332 在實現單片機功能的時候,經常會用到延時函數,那么延時函數的原理也是非常有必要了解的。一般我們寫延時函數的時候,默認的晶振頻率fosc=12MHZ,而機器周期T=12/fosc=1us。這里我們來寫
2021-11-11 09:36:0294 文章目錄中斷延時通過在中斷中的計數值的不斷遞減來達到精確延時,而非中斷則通過在循環里不停查詢寄存器數值來達到精確延時。前者因為中斷的存在,不利于在其他中斷中調用延時函數。在很多延時教程中,都喜歡推薦非中斷式的延時。不過對于非特殊情況,兩者的效果是一樣的。反而非中斷延時需要操作寄存器,反而更難理解。
2021-11-24 19:36:020 或者累減的方法,到一定條件后就退出。好處:好寫,用for循環或者while循環,不用去理解各種有關底層硬件的寄存器。壞處:延時不精準,誤差大,讓CPU持續空跑,大大浪費CPU資源。void delay(uint16 i){ #if 0 while(i--) {} #endif for(
2022-01-14 12:49:155 CPU頻率一般為晶振頻率,當接入外部晶振時,CPU頻率為外頻乘以內頻。延時函數通過運行一次計算CPU所用的時間來達到延時的延時的目的,延時時間為:計算次數/cpu頻率(MHZ)=延時時間(us)
2022-01-18 10:26:203 嵌入式軟件代碼中延時是很常見的,只是延時種類有很多,看你用什么延時。
2022-08-12 08:48:011432 vhdl描述半加器
2023-02-24 11:08:310 聲光控制延時開關主要由聲控開關、光控開關、延時電路幾部分組成。聲控是通過柱極體話筒采集聲音,并產生脈沖信號。光控電路則是由光敏電阻控制,光敏電阻在有光和無光狀態下電阻阻值差距很大,能產生高低
2023-07-05 10:34:581409 如何使RC延時電路無延時呢? RC延時電路是一種常見的電子電路,用于在電路中引入一個可控的時間延遲。然而,有時候我們可能需要使RC延時電路無延時,即輸出信號與輸入信號幾乎同時出現。以下是一些方法來
2023-11-20 17:05:33402
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