Video Frame Buffer IP 簡(jiǎn)介 Video Frame Buffer Read/Write IP 支持您將視頻數(shù)據(jù)從存儲(chǔ)器域（AXI4 存儲(chǔ)器映射接口）遷移
2020-11-16 15:23:01
4834 
AXI （Advanced eXtensible Interface） 本是由ARM公司提出的一種總線協(xié)議， Xilinx從 6 系列的 FPGA 開始對(duì) AXI 總線提供支持，目前使用 AXI4
2020-12-04 12:22:446179 
/ip_documentation/axi_10g_et... IP核提供一個(gè)MAC模塊和一個(gè)PCS/PMA模塊，PCS/PMA模塊支持10GBASE-R/10GBASE-KR。客戶端接口協(xié)議為AXI4 Stream
2020-12-30 12:56:302887 
賽靈思 AXI Verification IP (AXI VIP) 是支持用戶對(duì) AXI4 和 AXI4-Lite 進(jìn)行仿真的 IP。它還可作為 AXI Protocol Checker 來(lái)使用。
2022-07-08 09:24:171281 在 AXI 基礎(chǔ)第 2 講 一文中，曾提到賽靈思 Verification IP (AXI VIP) 可用作為 AXI 協(xié)議檢查工具。在本次第4講中，我們將來(lái)了解下如何使用它在 AXI4 (Full) 主接口中執(zhí)行驗(yàn)證（和查找錯(cuò)誤）。
2022-07-08 09:31:381945 AXI Traffic Generator IP 用于在AXI4和AXI4-Stream互連以及其他AXI4系統(tǒng)外設(shè)上生成特定序列（流量）。它根據(jù)IP的編程和選擇的操作模式生成各種類型的AXI事務(wù)。是一個(gè)比較好用的AXI4協(xié)議測(cè)試源或者AXI外設(shè)的初始化配置接口。
2023-11-23 16:03:45580 
寄存器配置最多支持4個(gè)AXI4 Master接口最多支持4個(gè)AXI4 Slave接口最多支持4個(gè)AXI4 Stream input 和Stream output接口AXI4 Master，Slave
2016-03-11 10:57:58
和功能。為了避免命名沖突，對(duì)于具有多個(gè)AXI4S輸入接口的IP，信號(hào)前綴s_axis_video應(yīng)該附加到s_axis_videok，其中k是各個(gè)輸入AXI4S的索引；例如，對(duì)于流0
2022-11-14 15:15:13
AXI4協(xié)議基于猝發(fā)式傳輸機(jī)制。在地址通道上，每個(gè)交易有地址和控制信息，這些信息描述了需要傳輸?shù)臄?shù)據(jù)性質(zhì)。主從設(shè)備間的數(shù)據(jù)傳輸有兩種情況，一種是主設(shè)備經(jīng)過寫通道向從設(shè)備寫數(shù)據(jù)（簡(jiǎn)稱寫交易
2021-01-08 16:58:24
最近在搞AXI4總線協(xié)議，有一個(gè)問題困擾了兩天，真的，最后知道真相的我，差點(diǎn)吐血。 問題是這樣的，我設(shè)置了突發(fā)長(zhǎng)度為8，結(jié)果，讀了兩個(gè)輪回不到，斷了，沒有AWREDATY信號(hào)了，各種找，最后發(fā)現(xiàn)設(shè)置
2016-06-23 16:36:27
如果在仿真的時(shí)候出現(xiàn)可以寫，可以讀，但是讀出來(lái)的數(shù)據(jù)一直是那么幾個(gè)的問題，很有可能，你和我一樣，是個(gè)馬大哈了，去看DQ，是不是地址也來(lái)來(lái)去去就那么幾個(gè)？是的話，可以考慮考慮你的地址的問題，AXI4
2016-06-24 16:25:38
我想知道AXI4流互連IP 2中True Round-Robin和Round-Robin仲裁方案之間的區(qū)別，特別是當(dāng)所有從接口都不活動(dòng)時(shí)。我已經(jīng)參考了文檔PG085，并提到“如果所有從接口都不活動(dòng)
2020-05-20 14:51:06
Checker IP 的檢測(cè)呢 ？ https://www.xilinx.com/support/documentation/ip_documentation/axi_protocol_checker/v2_0
2020-02-28 13:44:01
的數(shù)據(jù)流標(biāo)識(shí)符。xilinx封裝的ip中沒有此信號(hào)。 9.TDEST 用于提供路由信息，xilinx封裝的ip中沒有此信號(hào)。 10.TUSER AXI4協(xié)議留給用戶自定義的。xilinx封裝的ip中沒有
2021-01-08 16:52:32
AXI有哪些性能？AXI的特點(diǎn)是什么？AXI4有哪些工作模式？
2021-06-23 08:13:52
AXI 總線上面介紹了AMBA總線中的兩種，下面看下我們的主角—AXI，在ZYNQ中有支持三種AXI總線，擁有三種AXI接口，當(dāng)然用的都是AXI協(xié)議。其中三種AXI總線分別為：AXI4
2022-04-08 10:45:31
Axi4ReadOnlyDecoder對(duì)于Axi4讀操作而言，其指令的完成由ar、r兩個(gè)通道完成，相較于寫操作，其通道數(shù)雖然少了一個(gè)，但也是兩個(gè)方向的數(shù)據(jù)流：ar：master——>
2022-08-04 14:28:56
: xilinx.com:ip:axi_vdma:6.2 ERROR: [Common 17-39] 'create_bd_cell' failed due to earlier errors. while
2020-10-06 22:22:12
，而是接受不應(yīng)該通過的其他CAN消息。我已多次閱讀LogiCORE IP CAN v5.0產(chǎn)品指南，并檢查了AFR，AFMR和AFID寄存器的設(shè)置。我正在使用CAN B（擴(kuò)展ID） -J1939 CAN
2019-04-02 10:37:07
XILINX MIG(DDR3) IP的AXI接口與APP接口的區(qū)別以及優(yōu)缺點(diǎn)對(duì)比
2021-11-24 21:47:04
我想我在Xilinx 2015.4生成的verilog AXI組件代碼中發(fā)現(xiàn)了一個(gè)問題。為清楚起見，我選擇了“工具>創(chuàng)建和打包IP”，選擇“創(chuàng)建AXI4外設(shè)”，并選中“啟用中斷支持”。我能夠
2020-08-12 06:43:37
今天有空來(lái)學(xué)習(xí)一下xilinx的axi_iic ip。下面的鏈接是xilinx官網(wǎng)關(guān)于axi_iic的數(shù)據(jù)手冊(cè)，大家點(diǎn)一下就可以看了pg090-axi-iic pdf數(shù)據(jù)手冊(cè)先給我們這個(gè)ip的頂層
2022-01-18 07:00:13
您可以將協(xié)議斷言與任何旨在實(shí)現(xiàn)AMBA?4 AXI4的接口一起使用?, AXI4 Lite?, 或AXI4流? 協(xié)議通過一系列斷言根據(jù)協(xié)議檢查測(cè)試接口的行為。
本指南介紹SystemVerilog
2023-08-10 06:39:57
XHB將AXI4協(xié)議轉(zhuǎn)換為AHB-Lite協(xié)議，并具有AXI4從接口和AHB-Lite主接口。有關(guān)AXI4事務(wù)如何通過XHB橋接到AHB-Lite的信息，請(qǐng)參閱第2-2頁(yè)的表2-1
2023-08-02 06:51:45
can be created using Xilinx AXI IP. The use of AXI Interconnect, Memory Interface Generator (MIG
2012-01-26 18:57:03
的fifo接口)，用戶只要操作fifo接口，無(wú)需關(guān)心PCIE的內(nèi)部驅(qū)動(dòng)。為了便于讀者更加明白，可以深入了解PCIE，我們將會(huì)制作一個(gè)PCIE的連載系列。今天，首先說(shuō)一下自定義AXI4的IP核，至于AXI4
2019-12-13 17:10:42
這是SoC Designer AXI4協(xié)議包的用戶指南。該協(xié)議包包含SoC Designer組件、探針和ARM AXI4協(xié)議的事務(wù)端口接口（包括對(duì)AMBA4 AXI的支持）。
2023-08-10 06:30:18
或起點(diǎn)嗎？此外，我的VHDL模塊具有AXI4流接口，而其他模塊具有自定義接口。如何使它們兼容？將等待有用的回復(fù)。問候
2020-05-22 09:24:26
-Lite的IP，新建工程之后，選擇,菜單欄->Tools->Creat and Package IP：選擇Next>>選擇Create AXI4 Peripheral>>
2018-01-08 15:44:39
Vivado中實(shí)現(xiàn)一個(gè)AXI4接口的IP核，用于對(duì)DDR3進(jìn)行讀寫測(cè)試。本章包括以下幾個(gè)部分：99.1簡(jiǎn)介9.2實(shí)驗(yàn)任務(wù)9.3硬件設(shè)計(jì)9.4軟件設(shè)計(jì)9.5下載驗(yàn)證9.1簡(jiǎn)介我們?cè)谇懊娴膶?shí)驗(yàn)中介紹了一些
2020-10-22 15:16:34
原子公眾號(hào)，獲取最新資料第十五章AXI4接口之DDR讀寫實(shí)驗(yàn)Xilinx從Spartan-6和Virtex-6系列開始使用AXI協(xié)議來(lái)連接IP核。在7系列和ZYNQ-7000 AP SoC器件中
2020-09-04 11:10:32
我根據(jù)以下快速拍攝視頻完成了我的設(shè)計(jì)：http://www.xilinx.com/video/hardware/using-jtag-to-axi-master-in-vivado.html在視頻
2020-08-12 09:16:08
問候，因此，我在創(chuàng)建IP外設(shè)并在VIVADO中使用ZYBO板單擊“使用AXI4 BFM仿真接口驗(yàn)證外設(shè)IP”選項(xiàng)時(shí)收到此錯(cuò)誤消息。我只想看到AXI接口的模擬我甚至沒有它的邏輯，我創(chuàng)建了一個(gè)虛擬項(xiàng)目
2019-04-12 15:17:23
HI， 我正在嘗試使用浮點(diǎn)IP在Zedboard上生成一個(gè)系統(tǒng)（SoC）（使用VIVADO 2016.4）。由于這個(gè)IP具有分層接口，我使用AXI DMA將此ip添加到AXI系統(tǒng)總線。但現(xiàn)在我的問題是如何使用Xilinx SDK檢查此IP？ （表示如何向IP發(fā)送輸入以及如何檢查輸出）。謝謝
2020-05-26 14:04:10
多選一的抉擇相較于Axi4寫通路，多通路的多選一就容易多了。對(duì)于Axi4ReadOnlyArbiter，其僅需處理兩個(gè)問題：Ar通路多端口仲裁，其處理和寫通路aw通路基本相同，采用多端口RR調(diào)度即可
2022-08-08 14:32:20
你好。Vivado 2015.1 IP目錄包含AXI_interconnect V1.7（默認(rèn)情況下），同時(shí)DIR .. / data / IP / xilinx包含文件
2019-04-08 10:30:32
。例如，我是否會(huì)自己編寫實(shí)例和一切代碼？或者我應(yīng)該使用向?qū)В缣砑?b class="flag-6" style="color: red">LogiCore IP的新來(lái)源？我可能會(huì)馬上遇到障礙，并提出一個(gè)更基本的問題。那之后我肯定會(huì)遇到問題。正如我所說(shuō)，我完全迷失了......
2020-06-18 15:31:21
元素（如混合端序結(jié)構(gòu)）的支持。
本文檔重點(diǎn)介紹AXI4中定義的AXI的關(guān)鍵概念，并強(qiáng)調(diào)了差異
適用時(shí)，適用于AXI3。AXI5擴(kuò)展了AXI4，并引入了一些性能和Arm
架構(gòu)特征。此處描述的關(guān)鍵概念仍然適用，但
AXI5在此未涵蓋
2023-08-09 07:37:45
大家好。我目前正在使用GTH收發(fā)器實(shí)現(xiàn)更復(fù)雜的設(shè)計(jì)，這些收發(fā)器工作在2.8 GHz（5.6GB），我想知道我是否可以使用AXI4流以某種方式從收發(fā)器中提取輸入數(shù)據(jù)。有沒有辦法將數(shù)據(jù)寫入內(nèi)存并
2019-05-05 13:14:10
你好是否可以使用帶有AXI4接口的邏輯核心ip reed solomon編碼器版本9。問候Rose Varghese
2020-05-20 15:44:58
be experienced AXI4-Stream to Video Out IP core？Is there any special keys I need to pay attention to make
2019-03-08 10:00:05
我想在ZYNQ上的PS也就是ARM上跑linux系統(tǒng)，然后PL中有加入一個(gè)AXI4的IP，IP中有多個(gè)寄存器，我不知道該如何開發(fā)驅(qū)動(dòng)程序來(lái)對(duì)這個(gè)寄存器列表進(jìn)行讀寫。然后單個(gè)寄存器在Embedded
2015-07-22 19:11:29
讀寫分離的設(shè)計(jì)在Axi4總線中，讀和寫通道是完全相互獨(dú)立，互不干擾。故而無(wú)論是在設(shè)計(jì)Decoder還是Arbiter時(shí)，均可以采用讀寫分離的方式。如前文所述，SpinalHDL在基于Axi4總線
2022-08-03 14:27:09
，ar）共用一組信號(hào)的接口(arw,w,b,r)。關(guān)于總線互聯(lián)的設(shè)計(jì)凡是設(shè)計(jì)中用到Axi4總線的設(shè)計(jì)總離不開總線互聯(lián)。在Xilinx FPGA使用中，VIvado針對(duì)Axi4總線提供了豐富的IP，對(duì)于
2022-08-02 14:28:46
嗨，我已經(jīng)通過以太網(wǎng)MAC IP作為“LogiCORE IP 10千兆以太網(wǎng)MAC v13.1”U.G. PG072。由于我對(duì)AXI沒有太多了解，因此我?guī)缀鯖]有查詢讀取AXI4-Stream接口
2020-04-28 10:00:42
大家好。我遇到了xilinx視頻內(nèi)核的問題，并試圖解決這個(gè)問題好幾周但都失敗了。有人能給我一些關(guān)于AXI4-Stream到Video核心的技巧嗎？我試圖在我的項(xiàng)目中實(shí)現(xiàn)Video Scaler核心
2019-11-08 09:53:46
microblaze通過串口讀寫FPGA內(nèi)部axi4總線上的寄存器
2020-12-23 06:16:11
不正確嗎？我正在使用的AXI4-Stream FIFO版本是LogiCORE IP FIFO Generator v9.3我已經(jīng)附上了png，以防它不清楚謝謝，杰姆
2019-08-12 07:29:20
UG157 - LogiCORE™ IP Initiator/Target v3.1 for PCI™ 入門指南
2008-07-28 15:45:41
50 Xilinx ISE Design Suite 12.4 現(xiàn)在將更好地幫助您全面提升和改進(jìn)設(shè)計(jì)。
Spartan-6 FPGA 將靜態(tài)功耗削減 30%，性能提升 12%
AMBA 4 AXI4 工具和 IP 支持現(xiàn)已開始投產(chǎn)，可滿足即插即用
2010-12-23 21:55:071294 你可以將兩塊FPGA甚至是兩塊FPGA板捆綁在一起，使用并行或串行I/O以及Chip2Chip LogiCORE和AXI IP的組合，使他們相當(dāng)于一個(gè)器件進(jìn)行工作。這在新的應(yīng)用筆記“AXI
2017-02-09 02:11:082167 Northwest Logic? 的 ?DMA? 內(nèi)核現(xiàn)已支持 ?Vivado? 設(shè)計(jì)套件中的 ?IP? 集成器工具流。 IP? 集成器流可為客戶簡(jiǎn)化將基于 ?AMBA? AXI4? 接口的 ?IP
2017-02-09 08:12:36319 
本文包含兩部分內(nèi)容：1）AXI接口簡(jiǎn)介；2）AXI IP核的創(chuàng)建流程及讀寫邏輯分析。 1AXI簡(jiǎn)介（本部分內(nèi)容參考官網(wǎng)資料翻譯） 自定義IP核是Zynq學(xué)習(xí)與開發(fā)中的難點(diǎn)，AXI IP核又是十分常用
2018-06-29 09:33:0014958 
了解如何使用Xilinx AXI驗(yàn)證IP有效驗(yàn)證和調(diào)試AXI接口。
該視頻回顧了使用的好處，以及如何使用示例設(shè)計(jì)進(jìn)行模擬。
2018-11-20 06:38:003561 Xilinx Logicore IP直接數(shù)字合成器（DDS）編譯核心采用Axi4流兼容接口，實(shí)現(xiàn)高性能、優(yōu)化的相位生成和相位-正弦電路。
2019-09-09 08:00:0020 xilinx logicore?ip塊內(nèi)存生成器（bmg）核心是一個(gè)高級(jí)內(nèi)存構(gòu)造函數(shù)，它使用xilinx fpgas中的嵌入式塊ram資源生成面積和性能優(yōu)化的內(nèi)存。用戶可以快速創(chuàng)建優(yōu)化的內(nèi)存，以利
2019-10-30 08:00:005 AXI-4 Memory Mapped也被稱之為AXI-4 Full，它是AXI4接口協(xié)議的基礎(chǔ)，其他AXI4接口是該接口的變形。總體而言，AXI-4 Memory Mapped由五個(gè)通道構(gòu)成，如下圖所示：寫地址通道、寫數(shù)據(jù)通道、寫響應(yīng)通道、讀地址通道和讀數(shù)據(jù)通道。
2020-09-23 11:20:235453 
在ZYNQ中，支持AXI-Lite，AXI4和AXI-Stream三種總線，但PS與PL之間的接口卻只支持前兩種，AXI-Stream只能在PL中實(shí)現(xiàn)，不能直接和PS相連，必須通過AXI
2020-09-24 09:50:304289 
在FPGA程序設(shè)計(jì)的很多情形都會(huì)使用到AXI接口總線，以PCIe的XDMA應(yīng)用為例，XDMA有兩個(gè)AXI接口，分別是AXI4 Master類型接口和AXI-Lite Master類型接口，可通過
2020-10-30 12:32:373953 
引言 近來(lái)，幾乎每個(gè)賽靈思 IP 都使用 AXI 接口。Zynq、Zynq MP、MicroBlaze 和全新的 Versal 處理器都無(wú)一例外使用 AXI 接口。因此，AXI 接口已成為幾乎所有
2020-09-27 11:06:455857 
側(cè)接口，選擇AXI4。基本上，Xilinx的IP都提供了AXI標(biāo)準(zhǔn)接口，所以，控制Xilinx的IP，要先學(xué)會(huì)AXI協(xié)議。 2、點(diǎn)擊Next，進(jìn)入下一配置頁(yè)面
2020-11-26 15:02:117386 
XDMA是Xilinx封裝好的PCIE DMA傳輸IP，可以很方便的把PCIE總線上的數(shù)據(jù)傳輸事務(wù)映射到AXI總線上面，實(shí)現(xiàn)上位機(jī)直接對(duì)AXI總線進(jìn)行讀寫而對(duì)PCIE本身TLP的組包和解包無(wú)感。
2020-12-28 10:17:232692 AXI-Lite或AXI4轉(zhuǎn)接。PS與PL之間的物理接口有9個(gè)，包括4個(gè)AXI-GP接口和4個(gè)AXI-HP接口、1個(gè)AXI-ACP接口。 Xilinx提供的從AXI到AXI-Stream轉(zhuǎn)換的IP核有：AXI-DMA，AXI-Datam
2020-11-02 11:27:513880 
Xilinx LogiCORE IP塊內(nèi)存生成器（BMG）內(nèi)核是一種高級(jí)內(nèi)存構(gòu)造函數(shù)，它使用XilinxFPGAs中的嵌入式塊RAM資源生成區(qū)域和性能優(yōu)化的內(nèi)存。
2020-12-09 15:31:0022 本系列我想深入探尋 AXI4 總線。不過事情總是這樣，不能我說(shuō)想深入就深入。當(dāng)前我對(duì) AXI總線的理解尚談不上深入。但我希望通過一系列文章，讓讀者能和我一起深入探尋 AXI4。
2021-03-17 21:40:2925 ，它使用通用的AXI4接口在系統(tǒng)中移動(dòng)或轉(zhuǎn)換數(shù)據(jù)，而不解釋數(shù)據(jù)。 這些基礎(chǔ)的IP各自有自己的常用的功能，下面列舉出一部分AXI接口的基礎(chǔ)構(gòu)架IP。 ° AXI Register slices
2021-05-11 14:52:555612 
本系列我想深入探尋 AXI4 總線。不過事情總是這樣，不能我說(shuō)想深入就深入。當(dāng)前我對(duì) AXI總線的理解尚談不上深入。但我希望通過一系列文...
2022-02-07 11:36:334 本文以浮點(diǎn)數(shù)Floating-point IP核將定點(diǎn)數(shù)轉(zhuǎn)換為浮點(diǎn)數(shù)為例，詳細(xì)講解AXI DMA IP核的使用方法。
2022-02-16 16:21:377547 
本文主要介紹關(guān)于AXI4-Stream Video 協(xié)議和AXI_VDMA的IP核相關(guān)內(nèi)容。為后文完成使用帶有HDMI接口的顯示器構(gòu)建圖像視頻顯示的測(cè)試工程做準(zhǔn)備。
2022-07-03 16:11:056846 AXI4 是一種高性能memory-mapped總線，AXI4-Lite是一只簡(jiǎn)單的、低通量的memory-mapped 總線，而 AXI4-Stream 可以傳輸高速數(shù)據(jù)流。從字面意思去理解
2022-07-04 09:40:145818 Xilinx vivado下通常的視頻流設(shè)計(jì)，都采用Vid In to axi4 stream --> VDMA write --> MM --> VDMA read -->
2022-10-11 14:26:034556 上面兩圖的區(qū)別是相比AXI3，AXI4協(xié)議需要確認(rèn)AWVALID、AWREADY握手完成才能回復(fù)BVALID。為什么呢？
2023-03-30 09:59:49668 AXI4 協(xié)議定義了五個(gè)不同的通道，如 AXI 通道中所述。所有這些通道共享基于 VALID 和 READY 信號(hào)的相同握手機(jī)制
2023-05-08 11:37:50700 
大家好！今日分享一些關(guān)于Video In to AXI4-Stream IP 核的知識(shí)。在具體學(xué)習(xí)IP核的過程中，我也將分享一些關(guān)于如何看xilinx英文文檔的技巧。
2023-05-18 14:55:16966 
上文FPGA IP之AXI4協(xié)議1_協(xié)議構(gòu)架對(duì)協(xié)議框架進(jìn)行了說(shuō)明，本文對(duì)AXI4接口的信號(hào)進(jìn)行說(shuō)明。
2023-05-24 15:05:46842 
上文FPGA IP之AXI4協(xié)議1_信號(hào)說(shuō)明把AXI協(xié)議5個(gè)通道的接口信息做了說(shuō)明，本文對(duì)上文說(shuō)的信號(hào)進(jìn)行詳細(xì)說(shuō)明。
2023-05-24 15:06:41669 
最近需要用到AXI接口的模塊，xilinx的IP核很多都用到了AXI總線進(jìn)行數(shù)據(jù)和指令傳輸。如果有多個(gè)設(shè)備需要使用AXI協(xié)議對(duì)AXI接口的BRAM進(jìn)行讀寫，總線之間該如何進(jìn)行仲裁，通信？
2023-06-19 15:45:144243 
從 FPGA 應(yīng)用角度看看 AMBA 總線中的 AXI4 總線。
2023-06-21 15:21:441729 
AXI4協(xié)議是一個(gè)點(diǎn)對(duì)點(diǎn)的主從接口協(xié)議，數(shù)據(jù)可以同時(shí)在主機(jī)（Master）和從機(jī)（Slave）之間**雙向** **傳輸** ，且數(shù)據(jù)傳輸大小可以不同。
2023-06-21 15:26:431388 
在 Vivado 中自定義 AXI4-Lite 接口的 IP，實(shí)現(xiàn)一個(gè)簡(jiǎn)單的 LED 控制功能，并將其掛載到 AXI Interconnect 總線互聯(lián)結(jié)構(gòu)上，通過 ZYNQ 主機(jī)控制，后面對(duì) Xilinx 提供的整個(gè) AXI4-Lite 源碼進(jìn)行分析。
2023-06-25 16:31:251914 
外部存儲(chǔ)器接口（ EMIF ）通信常用于FPGA和DSP之間的數(shù)據(jù)傳輸，即將FPGA作為DSP的外部SRAM、或者協(xié)同處理器等。Xilinx提供了AXI-EMC IP核，將其掛載到AXI總線用于
2023-08-31 11:25:412357 
LogiCORE IP AXI4-Stream FIFO內(nèi)核允許以內(nèi)存映射方式訪問一個(gè)AXI4-Stream接口。該內(nèi)核可用于與AXI4-Stream IP接口，類似于LogiCORE IP AXI以太網(wǎng)內(nèi)核，而無(wú)需使用完整的DMA解決方案。
2023-09-25 10:55:33497 
Xilinx 從 Spartan-6 和 Virtex-6 器件開始采用高級(jí)可擴(kuò)展接口 (AXI) 協(xié)議作為知識(shí)產(chǎn)權(quán) (IP) 內(nèi)核。Xilinx 繼續(xù)將 AXI 協(xié)議用于針對(duì) 7 系列和 Zynq-7000 All Programmable SoC 器件的 IP。
2023-09-27 09:50:27594 
LogiCORE JTAG至AXI Master IP核是一個(gè)可定制的核，可生成AXIAXI總線可用于處理和驅(qū)動(dòng)系統(tǒng)中FPGA內(nèi)部的AXI信號(hào)。AXI總線接口協(xié)議可通過IP定制Vivado
2023-10-16 10:12:42410 
LogiCORE IP AXI 通用異步接收發(fā)送器 (UART) 16550 連接到高級(jí)微控制器總線架構(gòu) (AMBA) AXI，為異步串行數(shù)據(jù)傳輸提供控制器接口。該軟 IP 核旨在通過 AXI4-Lite 接口進(jìn)行連接。
2023-10-16 11:02:011762 
Xilinx LogiCORE IP視頻定時(shí)控制器內(nèi)核是一款通用視頻定時(shí)生成器和檢測(cè)器。該內(nèi)核可通過完整的寄存器集進(jìn)行高度編程，從而控制各種定時(shí)生成參數(shù)。這種可編程性與一組全面的中斷位相結(jié)合，可輕松集成到處理器系統(tǒng)中，實(shí)現(xiàn)對(duì)模塊的實(shí)時(shí)系統(tǒng)控制。視頻定時(shí)控制器提供一個(gè)可選的AXI4-Lite兼容接口。
2023-10-16 11:06:40292 
以AXI4為例，有AXI full/lite/stream之分。 在Xilinx系列FPGA及其有關(guān)IP核中，經(jīng)常見到AXI總線接口，AXI總線又分為三種： ?AXI-Lite，AXI-Full以及
2023-10-31 15:37:08386 
本文主要集中在AMBA協(xié)議中的AXI4協(xié)議。之所以選擇AXI4作為講解，是因?yàn)檫@個(gè)協(xié)議在SoC、IC設(shè)計(jì)中應(yīng)用比較廣泛。
2024-01-17 12:21:22224 
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