眾所周知，電磁兼容的3要素是電磁干擾源、被干擾對象和傳播電磁干擾的途徑。PCB板上安裝的時鐘信號是一種引起PCB板電磁兼容問題的常見而又非常重要的輻射源。盡管時鐘信號與其他數據信號、控制信號的邏輯電平一般都是一樣的，翻轉速率一般也沒有太大的差別（大多數總線數據率與時鐘信號翻轉速率之比是1：1或者1：2），但由于時鐘信號之所以更容易接近或者超過輻射發射的限值，主要原因是時鐘信號是比較嚴格的周期信號，其在頻域的能量主要集中在某些頻點上，而數據信號是非周期信號，在頻域上的能量也是比較分散的。因此，良好的時鐘電路設計是PCB板的電磁兼容設計的關鍵。

　　1時鐘信號的頻譜

　　根據傅里葉展開可以得到，一個幅度為A，周期為T，脈沖寬度為t0，上升下降時間為tr的梯形時鐘波形，其在n次諧波處的諧波分量為：

　　式中C（n）為n次諧波處的諧波分量，單位：V或dBμV。

　　從上面梯形時鐘波形的傅里葉級數可以看出，影響時鐘信號輻射強度的因素有時鐘波形的幅度A、占空比（t0+tr）／T、時鐘周期T（或者時鐘頻率f）、以及時鐘波形的上升時間和下降時間。其中時鐘信號的幅度與其產生的干擾直接線性相關，上升時間和下降時間對時鐘高次諧波的影響至關重要。

　　2時鐘頻譜的影響因素

　　2．1時鐘上升時間對輻射的影響

　　假設有2個時鐘信號，幅度都為1V，頻率都為50MHz，上升時間分別為2ns和4ns。根據上面的傅里葉變換可以得到2個時鐘信號的頻譜分布，如圖1所示。

　　2．2時鐘頻率對輻射的影響

　　假設有2個時鐘信號，幅度都為1V，上升時間都為3．33ns，重復頻率為30MHz和90MHz，根據上面的傅里葉變換可以得到2個時鐘信號的頻譜分布，如圖2和圖3所示。

　　2．3時鐘頻譜的比較

　　從圖1可以看出，時鐘諧波干擾尤其是高次諧波干擾的強度會隨著上升和下降時間的降低而大大加強，2ns上升時問的時鐘的高次諧波比4ns上升時間的對應諧波高出1～2倍。

　　當上升下降時間相同時，周期T（或者基頻f）的高低對時鐘產生的高次諧波干擾的影響非常大，圖2和圖3分別是重復頻率30MHz和90MHz，上升時間都為3.33ns，幅度為1V的梯形時鐘波諧波干擾的大小。從圖中可以看出，2種時鐘在270MHz的諧波干擾，90MHz時鐘在270MHz（3次諧波）的諧波干擾比30MHz時鐘在270MHz（9次諧波）的諧波干擾高出15dB左右；再比較90MHz時鐘在810MHz（9次諧波）的諧波干擾比30MHz時鐘在810MHz（27次諧波）的諧波干擾高出12dB左右。

　　因此在進行時鐘系統設計時，在條件允許的情況下優先選用較低的時鐘頻率，比如在設計以太網的PHY芯片時既有采用125MHz外部時鐘的也有采用25MHz外部時鐘的，如果在其他技術條件允許應優先選用外部時鐘為25MHz的芯片，而且在各方面技術條件都滿足的情況下優先選擇上升和下降時間比較長的時鐘或者時鐘驅動電路。

　　3時鐘電路的電磁兼容設計

　　在PCB板上實現時鐘電路的電磁兼容設計主要從下面的幾個方面來考慮：時鐘晶振及其驅動器的電源處理；在PCB板上晶振及其驅動器的下面做局部的覆銅處理；時鐘信號線的布線；時鐘信號的端接和濾波等。

　　3．1電源設計

　　當時鐘電路的輸出同時發生狀態變換時，會對電源系統產生較大的瞬態電流，或灌電流，為了避免時鐘芯片對單板電源系統的沖擊，抑制單板電源的電磁干擾，就需要對時鐘電源部分進行濾波和隔離設計。其設計原理圖如圖4所示。

　　3．2鋪銅及布線設計

　　晶體振蕩器內部的電路會產生射頻電流，如果晶體是金屬外殼封裝的，直流電源腳是直流電壓參考和晶體內部射頻電流回路參考的依據。不同的晶體（CMOS，TTL，ECL等）內部產生的射頻電流對金屬外殼的輻射大小不同，如果晶體金屬外殼不與大的地平面連接，則不能將晶體金屬外殼上大的瞬態電流瀉放到地平面上。

　　在晶振和時鐘電路下面的局部地平面可以為晶振及相關電路內部產生的共模RF電流提供通路，從而使RF發射最小。為了承受流到局部地平面的共模RF電流，需要將局部地平面與系統中的其他地平面多點相連。即表層的局部地平面與系統內部地平面相連的過孔提供了到地的低阻抗。同時要注意的是要保證晶振底下地平面的完整性。使用完整地平面的信號的回流和信號本身方向相反，大小相等，能夠很好的互相抵消，可以保證其良好的信號完整性和電磁兼容特性。但是，如果地平面不完整，回流路徑中的電流與信號本身的電流不能相互抵消時（盡管這種電流不平衡有時候是不可避免的），就會產生一部分共模電流。產生的共模電壓就會激勵連接的外圍結構，造成較大的輻射。

　　如果布線從晶振下面穿過，特別是傳輸到連接器的布線，不僅破壞局部地平面的作用，而且還會將晶振產生的噪聲通過容性耦合的方式耦合到穿過它下面的信號線，使這些信號線帶有共模電壓噪聲，如果這些信號線通過連接器又延伸出PCB，就會將噪聲帶出。這是一種典型的共模輻射問題，原理如圖5所示。

　　3．3端接設計

　　時鐘驅動芯片不用的輸出管腳，比如：空載（開路），由于管腳開路全反射可能會引起時鐘高次諧波的電磁干擾問題。在單板上加備用端接是解決這個問題的一種方案，但是備用端接采用電阻還是電容或者其他的端接方式時主要看空載所引起的電磁干擾的頻點。如果采用電阻端接，就要考慮由此帶來的功耗和驅動器的驅動電流；如果采用電容端接，可能會增加某些其他頻點的電磁干擾，因此電容的大小時要優化電容值；如果不用管腳沒有端接，但是已經通過試驗證明了電磁干擾有足夠的裕度，就沒必要對未用管腳進行額外的備用端接處理。

　　下面以3807數字時鐘芯片為例，用仿真試驗的結果來解釋備用端接的作用。圖6～圖8表示了芯片不用的輸出管腳時在開路、接50Ω對地電阻、接75Ω對地電阻、接20pF對地電容等方式時，驅動腳的電流、頻譜分布及驅動電流所產生的電磁輻射。

　　從上面的結果可以看出：

　　（1）開路時的驅動電流最小，但有明顯的窄脈寬振鈴。就說明如果驅動器不用管腳空載（開路），驅動器的功耗最小。但是由此會帶來一個不利的方面，那就是驅動電流的頻譜中高頻分量會變大，有可能導致高頻的電磁干擾問題。這一點通過圖7和圖8中的開路驅動電流的頻譜和電磁干擾曲線（藍色曲線）也可以得到驗證。

　　（2）如果驅動器不用管腳用電阻端接，驅動電流會變大，但是驅動電流中的振鈴現象明顯減弱。采用小電阻端接，可以改善驅動電流的振鈴，但是會增加驅動電流，功耗變大；如果采用大電阻端接，可以減小驅動電流，但是會使得驅動電流出現振鈴現象（開路是電阻端接的一個極限）。通過仿真結果看，選擇75歐姆端接電阻一方面可以使得驅動電流不會很大，另一方面驅動電流的振鈴也不是很明顯。

　　（3）如果驅動器不用管腳采用電容端接，驅動電流的峰值變大，同時驅動電流脈沖的寬度也變大。這就表示驅動電流中的低頻分量會明顯變大，這就要注意低頻段諧波的電磁干擾問題。圖7和圖8中對應電容端接的驅動電流的頻譜曲線和電磁干擾曲線的低頻分量明顯變大也驗證了這個問題。

　　4結語

　　本文主要就對如何降低時鐘（干擾源）的干擾進行了分析和總結，因此可以得出以下如何切斷時鐘干擾的傳播途徑的結論。一是將時鐘電路的基波和諧波能量最大程度的約束到指定的范圍之內（這些能量傳輸需要的電路包圍的面積越小越好）；其二是有效建立時鐘電路區域與輸入輸出接口線路的隔離。由此可以在時鐘電路設計時可以通過布局和布線來達到優化電磁兼容設計的目的。