數(shù)字頻率計(jì)設(shè)計(jì)

一、實(shí)驗(yàn)?zāi)康?????????????????????????????????????????????????????????????????????

1.熟悉CPLD的開(kāi)發(fā)軟件的基本使用。
2.理解頻率計(jì)的測(cè)量原理。
3.掌握CPLD邏輯電路設(shè)計(jì)方法。
4.掌握虛擬數(shù)字頻率計(jì)的軟件設(shè)計(jì)。

二、實(shí)驗(yàn)任務(wù)和內(nèi)容
1. 在CPLD中設(shè)計(jì)一個(gè)數(shù)字頻率計(jì)電路，設(shè)計(jì)要求為： 測(cè)量范圍：1Hz～1MHz, 分辨率<10－4>, 數(shù)碼管動(dòng)態(tài)掃描顯示電路的CPLD下載與實(shí)現(xiàn)。
2.使用LabVIEW進(jìn)行虛擬頻率計(jì)的軟件設(shè)計(jì)。要求設(shè)計(jì)軟件界面，閘門(mén)時(shí)間為4檔，1s,100ms,10ms,1ms,頻率數(shù)字顯示。
3．使用設(shè)計(jì)虛擬邏輯分析儀軟件和CPLD電路，進(jìn)行軟硬件調(diào)試和測(cè)試
三、實(shí)驗(yàn)器材
1. SJ-8002B電子測(cè)量實(shí)驗(yàn)箱? 1臺(tái)
2．計(jì)算機(jī)(具有運(yùn)行windows2000和圖形化控件的能力)? 1臺(tái)
3．函數(shù)發(fā)生器? 1臺(tái)
4.SJ-7002 CPLD實(shí)驗(yàn)板 １塊
5.短接線若干

四、實(shí)驗(yàn)原理
4.1.測(cè)頻原理
??? 所謂“頻率”，就是周期性信號(hào)在單位時(shí)間變化的次數(shù)。電子計(jì)數(shù)器是嚴(yán)格按照f(shuō)＝N/T的定義進(jìn)行測(cè)頻，其對(duì)應(yīng)的測(cè)頻原理方框圖和工作時(shí)間波形如圖1 所示。從圖中可以看出測(cè)量過(guò)程：輸入待測(cè)信號(hào)經(jīng)過(guò)脈沖形成電路形成計(jì)數(shù)的窄脈沖，時(shí)基信號(hào)發(fā)生器產(chǎn)生計(jì)數(shù)閘門(mén)信號(hào)，待測(cè)信號(hào)通過(guò)閘門(mén)進(jìn)入計(jì)數(shù)器計(jì)數(shù)，即可得到其頻率。若閘門(mén)開(kāi)啟時(shí)間為T(mén)、待測(cè)信號(hào)頻率為fx，在閘門(mén)時(shí)間Ｔ?xún)?nèi)計(jì)數(shù)器計(jì)數(shù)值為N，則待測(cè)頻率為
fx = N/T?? (1)
??? 若假設(shè)閘門(mén)時(shí)間為1s，計(jì)數(shù)器的值為1000，則待測(cè)信號(hào)頻率應(yīng)為1000Hz或1.000kHz，此時(shí)，測(cè)頻分辨力為1Hz。
??? 本實(shí)驗(yàn)的閘門(mén)時(shí)間分為為4檔：1s,100ms,10ms,1ms。

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?????????????????????? ? ? ?? 圖1 測(cè)頻原理框圖和時(shí)間波形

4．2 數(shù)字頻率計(jì)組成

??? 本實(shí)驗(yàn)要求的數(shù)字頻率計(jì)組成如圖2所示，頻率計(jì)的硬件電路（圖1所示）在CPLD芯片中實(shí)現(xiàn)，測(cè)量結(jié)果通過(guò)實(shí)驗(yàn)箱提供的EPP通信接口送給計(jì)算機(jī)，頻率計(jì)的軟件和人機(jī)界面由計(jì)算機(jī)完成，同時(shí)計(jì)算機(jī)還可輸出清零和閘門(mén)選擇的控制信號(hào)給電路。
??? 本實(shí)驗(yàn)的任務(wù)一是在提供的CPLD實(shí)驗(yàn)板上設(shè)計(jì)和實(shí)現(xiàn)頻率計(jì)測(cè)量電路，二是在計(jì)算機(jī)上使用LabVIEW軟件設(shè)計(jì)頻率計(jì)界面和程序。

? ? ? ? ? ? ? ? ? ? ? ? ? ? ?????????? 圖2 數(shù)字頻率計(jì)組成框圖

4.3 CPLD特點(diǎn)和設(shè)計(jì)流程

??? CPLD器件是由用戶(hù)配置以完成某種邏輯功能的電路，本CPLD實(shí)驗(yàn)電路板選用ALTERA公司的EPM7128SLC84器件，其特點(diǎn)為：84引腳Pin，內(nèi)部有128個(gè)宏單元、2500個(gè)等效邏輯門(mén)、15ns的速度、PLCC84封裝形式。除電源引腳、地線引腳、全局控制引腳和JTAG引腳外，共提供了64個(gè)可用I/O腳，這些引腳可以任意配置為輸入、輸出和雙向方式。

?? CPLD的設(shè)計(jì)流程如圖3所示，本實(shí)驗(yàn)采用的設(shè)計(jì)軟件為ALTERA公司的Quartus Ⅱ，下載方式采用的是并口電纜ByteBlaster。下載時(shí)的硬件設(shè)置操作如圖4所示。

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? ???????????? 圖3 CPLD設(shè)計(jì)流程和并行電纜下載示意圖

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? ??????? ?? ??????????? 圖4 下載時(shí)的硬件設(shè)置選ByteBlaster

4.4 CPLD實(shí)驗(yàn)電路板

?? 1）數(shù)字信號(hào)輸入：8個(gè)ON～OFF(K1～K8)開(kāi)關(guān)
?? 2) 數(shù)字信號(hào)輸出（顯示）：8個(gè)LED燈(LED1～LED8)，低電平點(diǎn)亮
?? 3) 6個(gè)LED 7段數(shù)碼管，采用動(dòng)態(tài)掃描方式，L1、L2、L3為位選信號(hào)，低有效，A、B、……、G為7段碼，DP為小數(shù)點(diǎn)，均為低有效。
?? 4） 時(shí)鐘晶振：頻率為1MHz，已連接到CPLD的時(shí)鐘引腳
?? 注：使用CPLD板的1.000MHz的晶振時(shí)鐘，需放置CPLD板上S1短路塊位置在右面。

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??????????????? ??????? 圖5 CPLD實(shí)驗(yàn)板電路板照片和組成框圖

4.5 CPLD實(shí)驗(yàn)電路板原理和與實(shí)驗(yàn)箱62芯插座連接關(guān)系

??? 圖6 為CPLD板的詳細(xì)電路圖。
?? CPLD可供用戶(hù)自定義的引腳見(jiàn)表1，共有25個(gè)引腳，均可根據(jù)需要定義為輸入或輸出。
?? CPLD與實(shí)驗(yàn)箱62芯插座定義表見(jiàn)表2，可使用3個(gè)8位的數(shù)字I/O口作為頻率計(jì)的輸入計(jì)數(shù)結(jié)果，1個(gè)5位的單向數(shù)據(jù)輸出口為頻率計(jì)的控制口。

?????? ?? ???? ??? ??? ???? ???? ? 表1 用戶(hù)可用的CPLD自定義I/O引腳

??? ? ? ? ? ? ?? ?? ?????? ? ? ??? 表2 CPLD和62芯插座連線引腳定義

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? ????????????????????????????? ????????????? ???????? ?????? 圖6 CPLD實(shí)驗(yàn)板電路原理圖

五、設(shè)計(jì)指導(dǎo)：

??? 分為CPLD硬件電路設(shè)計(jì)和虛擬頻率計(jì)軟件設(shè)計(jì)兩部分

5.1 CPLD硬件電路設(shè)計(jì)

??? CPLD設(shè)計(jì)和調(diào)試的過(guò)程是：①任務(wù)分析，層次分解，得到頂層設(shè)計(jì)框圖，大致確定每個(gè)子模快（子電路）的功能、輸入和輸出；②子?？祀娐吩O(shè)計(jì)和軟件仿真；③完成頂層電路設(shè)計(jì)，頂層仿真；④分配引腳，下載，連線和調(diào)試。

?? 5.1.1設(shè)計(jì)任務(wù)分析和頂層設(shè)計(jì)

?? 根據(jù)設(shè)計(jì)任務(wù)，可分為四大部分：
? （1）閘門(mén)時(shí)間和測(cè)量控制：閘門(mén)時(shí)間分別為1s,100ms,10ms,1ms，由1MHz的基準(zhǔn)時(shí)鐘分別產(chǎn)生1Hz,10Hz,100Hz，1kHz的時(shí)基信號(hào)作為閘門(mén)控制信號(hào)，同時(shí)控制測(cè)量結(jié)果的鎖存。
?? （2）多位計(jì)數(shù)器電路：根據(jù)閘門(mén)時(shí)間最長(zhǎng)為1秒，被測(cè)信號(hào)頻率最高為1MHz，所以選用6位十進(jìn)制計(jì)數(shù)器，保證測(cè)量計(jì)數(shù)器不溢出。6位十進(jìn)制的計(jì)數(shù)器對(duì)被測(cè)信號(hào)的脈沖進(jìn)行計(jì)數(shù)，輸出6位十進(jìn)制計(jì)數(shù)值，每位都用4位BCD碼表示，共有24根線。每次測(cè)量開(kāi)始前清零計(jì)數(shù)值。
? （3）計(jì)數(shù)結(jié)果鎖存和實(shí)驗(yàn)箱接口：在每次測(cè)量閘門(mén)時(shí)間到時(shí)使用鎖存器鎖存計(jì)數(shù)值（6位BCD碼），供計(jì)算機(jī)讀數(shù)。
? （4）計(jì)數(shù)結(jié)果6位數(shù)碼管動(dòng)態(tài)顯示電路： 設(shè)計(jì)一個(gè)6位BCD選1的多路數(shù)據(jù)選擇器，輸出的一位BCD碼（4根線）送給BCD－七段譯碼器譯成段信號(hào)，從CPLD輸出給數(shù)碼管的7段。同時(shí)多路數(shù)據(jù)選擇器的控制選通信號(hào)需要3根，必須與6位數(shù)碼管的位選信號(hào)同步。位選信號(hào)來(lái)自電路板的時(shí)鐘（1MHz）分頻，在用譯碼器譯碼（每次只能選中一個(gè)數(shù)碼管）。要保證多位顯示均勻和不閃爍，請(qǐng)計(jì)算和設(shè)計(jì)分頻的頻率和電路。
??? 根據(jù)CPLD電路的層次化設(shè)計(jì)功能，設(shè)計(jì)出如圖7所示的頂層設(shè)計(jì)框圖。

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? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? 圖7 頻率計(jì)頂層設(shè)計(jì)框圖
5.1．2 部分電路設(shè)計(jì)提示

??? 電路的設(shè)計(jì)均有原理圖設(shè)計(jì)和HDL語(yǔ)言文本設(shè)計(jì)兩種方法，根據(jù)電路的特點(diǎn)和各人的情況，自己選用。
對(duì)每個(gè)子模快進(jìn)行軟件仿真，先創(chuàng)建波形文件，設(shè)定時(shí)間間隔和解釋時(shí)間，編輯輸入波形，運(yùn)行仿真，分析結(jié)果是否正確。若不正確，則修改設(shè)計(jì)，重新編譯后，再仿真，直到正確為止。

?? （1）閘門(mén)時(shí)間和測(cè)量控制： 閘門(mén)時(shí)間分別為1s,100ms,10ms,1ms，由1MHz的基準(zhǔn)時(shí)鐘分別產(chǎn)生1Hz,10Hz,100Hz，1kHz的時(shí)基信號(hào)作為閘門(mén)控制信號(hào)，使用CPLD實(shí)驗(yàn)板上的1MHz時(shí)鐘信號(hào)，經(jīng)過(guò)1000分頻得到1kHz信號(hào)，在經(jīng)過(guò)10分頻得到100Hz信號(hào)，在經(jīng)過(guò)10分頻得到10Hz信號(hào)，在經(jīng)過(guò)10分頻得到1Hz信號(hào)。設(shè)計(jì)時(shí)，先設(shè)計(jì)一個(gè)10分頻電路，級(jí)聯(lián)3個(gè)，得到1000分頻，級(jí)聯(lián)一個(gè)，得到10分頻。閘門(mén)時(shí)間選擇共4檔（1s,100ms,10ms,1ms），可采用數(shù)據(jù)選擇器實(shí)現(xiàn)，需要2根從計(jì)算機(jī)來(lái)的控制信號(hào)。閘門(mén)時(shí)間產(chǎn)生電路，設(shè)計(jì)一個(gè)電平有效清零端，作為啟動(dòng)測(cè)量或停止測(cè)量，由計(jì)算機(jī)通過(guò)實(shí)驗(yàn)箱來(lái)控制。閘門(mén)時(shí)鐘經(jīng)過(guò)D觸發(fā)器2分頻，得到閘門(mén)時(shí)間內(nèi)為高電平的信號(hào)，作為測(cè)量計(jì)數(shù)結(jié)果的鎖存控制信號(hào)。閘門(mén)時(shí)鐘和顯示時(shí)鐘產(chǎn)生測(cè)量計(jì)數(shù)器的清零信號(hào)。

??? (2)多位十進(jìn)制的計(jì)數(shù)器子模塊設(shè)計(jì)：
??? 沒(méi)有現(xiàn)成電路可用，所以必須自己設(shè)計(jì)。
??? 為什么不選用二進(jìn)制計(jì)數(shù)器（從顯示要求、二進(jìn)制轉(zhuǎn)換為BCD電路的難易等考慮）
??? 設(shè)計(jì)方法一：選用6個(gè)1位的可逆帶清零十進(jìn)制計(jì)數(shù)器級(jí)聯(lián)得到。注意進(jìn)位/借位信號(hào)的時(shí)序。
??? 設(shè)計(jì)方法二：使用HDL語(yǔ)言編程，注意同時(shí)滿(mǎn)足十進(jìn)制、加、減的進(jìn)位和借位。

?? （3）計(jì)數(shù)結(jié)果鎖存和實(shí)驗(yàn)箱接口：
??? 在每次測(cè)量閘門(mén)時(shí)間到時(shí)使用鎖存器鎖存計(jì)數(shù)值（6位BCD碼），供計(jì)算機(jī)讀數(shù)。采用3個(gè)8位的鎖存器74273，輸入鎖存由閘門(mén)時(shí)間控制，輸出長(zhǎng)選通，連接實(shí)驗(yàn)箱提供的3個(gè)數(shù)字I/O口，工作在輸入方式。

? （4）計(jì)數(shù)結(jié)果6位數(shù)碼管動(dòng)態(tài)顯示電路：
?? 由6位BCD選1電路、BCD－七段譯碼器、位選電路組成，其中為選電路又包括分頻電路、為選控制和為選譯碼電路。

?? ①6位BCD選1的多路數(shù)據(jù)選擇器設(shè)計(jì)：
?? 沒(méi)有現(xiàn)成電路可用，所以必須自己設(shè)計(jì)。
?? 可選用多個(gè)數(shù)據(jù)選擇器來(lái)組合。要求控制選通信號(hào)需要3根，按000－001－010－011－100－101變化，只有6個(gè)狀態(tài)。

?? ②BCD－七段譯碼器設(shè)計(jì)：
?? 有現(xiàn)成電路選用，注意共陰和共陽(yáng)數(shù)碼管的區(qū)別。

?? ③位選信號(hào)產(chǎn)生

? 分頻電路：位選信號(hào)來(lái)自電路板的時(shí)鐘（1MHz）分頻，要保證多位顯示均勻和不閃爍，先計(jì)算分頻電路要求的輸出頻率，再設(shè)計(jì)分頻電路。可使用計(jì)數(shù)器分頻。也可直接借用閘門(mén)時(shí)間電路的分頻信號(hào)。

? 位選控制：要求為6個(gè)狀態(tài)，設(shè)計(jì)電路可采用狀態(tài)機(jī)的方法，但仔細(xì)分析6個(gè)狀態(tài)之間的關(guān)系后，可得出符合_________的計(jì)數(shù)器。

? 設(shè)計(jì)方法：語(yǔ)言和圖形均可。

? 位選譯碼：每次選中一個(gè)，可選用什么譯碼器？注意位選電平是高電平有效還是低電平有效。

5.1.3 分配引腳和編譯、下載

??? 用戶(hù)可用引腳見(jiàn)表2，引腳分配要滿(mǎn)足CPLD電路板上已有的連線情況，考慮芯片引腳和外圍電路的位置，就近分配。如輸入被測(cè)信號(hào)在右邊，輸出7段碼和位選在左邊。與計(jì)算機(jī)和實(shí)驗(yàn)箱的連接遵照表2的規(guī)定。
每次分配引腳后，需重新編譯后，再下載。

5.2 虛擬頻率計(jì)軟件設(shè)計(jì)

5.2.1虛擬頻率計(jì)界面設(shè)計(jì)

??? 軟件界面上控制型控件有1個(gè)數(shù)字型旋鈕用于選擇閘門(mén)時(shí)間，分為1s,100ms,10ms,1ms 4檔，兩個(gè)按鍵，1個(gè)控制測(cè)量的啟動(dòng)/停止，1個(gè)控制整個(gè)程序退出。
指示型控件有3組，1個(gè)布爾型指示燈顯示采樣狀態(tài)，1組顯示測(cè)量的頻率數(shù)值（十進(jìn)制）和單位（字符串），單位有Hz和kHz兩種，還有1組顯示讀取的3個(gè)字節(jié)的計(jì)數(shù)值（BCD碼），由3個(gè)數(shù)字型控件組成。

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?????????????????????????????????? ?????????? 圖8 頻率計(jì)界面

5.2.2程序流程圖

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??????????????????????? ??????????? 圖9 程序流程圖

5.2.3 實(shí)驗(yàn)箱EPP接口和編程

SJ8002B實(shí)驗(yàn)箱本實(shí)驗(yàn)使用EPP地址和意義

? 對(duì)EPP接口的操作，調(diào)用以下3個(gè)子VI來(lái)完成：

?（1）EPP初始化： epp_init.vi 調(diào)用時(shí)無(wú)參數(shù)。
? (2) EPP寫(xiě)：epp_read_data.vi 調(diào)用是輸入地址和數(shù)據(jù)，無(wú)輸出參數(shù)
? (3) EPP讀：epp_read_data.vi ，調(diào)用是輸入地址，輸出數(shù)據(jù)。

5.2.3 數(shù)據(jù)轉(zhuǎn)換和顯示

?? 測(cè)量計(jì)數(shù)值＝高字節(jié)×10000＋中字節(jié)×100＋低字節(jié)
?? 測(cè)量結(jié)果＝計(jì)數(shù)值/閘門(mén)時(shí)間
?? 編程時(shí)考慮不同檔位時(shí)的數(shù)值、單位和有效位數(shù)。

六. 測(cè)試和調(diào)試

6.1 調(diào)試

? （1）實(shí)驗(yàn)硬件連接
?? 根據(jù)設(shè)計(jì)的頻率計(jì)電路和分配的引腳連線，被測(cè)頻率信號(hào)連接到函數(shù)發(fā)生器的TTL(CMOS)輸出端。計(jì)數(shù)器的輸出位選分別連接6個(gè)數(shù)碼管的為選端L1～L6；注意左邊的數(shù)碼管為低位，7段信號(hào)分別連接。

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???????? ? ???????? ????????? ??????? ?? 圖10 實(shí)驗(yàn)連線圖

?? (2) 檢查動(dòng)態(tài)掃描電路
??? 數(shù)碼管7段信號(hào)全部直接接地，位選分別連接CPLD輸出位信號(hào)，6個(gè)數(shù)碼管穩(wěn)定顯示“888888”。

? （3）軟硬件聯(lián)調(diào)：

?? 允許虛擬頻率計(jì)程序，輸入信號(hào)的頻率在10KHz，按下測(cè)量鍵，觀察頻率計(jì)的顯示結(jié)果是否正確，如不正確，則檢查程序，改正錯(cuò)誤。
?? 改變閘門(mén)時(shí)間，觀察有效位數(shù)的變化，閘門(mén)時(shí)間為1秒時(shí)，有效位數(shù)最多。
?? 改變輸入信號(hào)的頻率，繼續(xù)測(cè)量和觀察。

6.2 測(cè)試

?(1) 調(diào)節(jié)函數(shù)發(fā)生器輸出信號(hào)的頻率為200kHz，選擇不同的閘門(mén)時(shí)間，進(jìn)行測(cè)試，并且把測(cè)試結(jié)果填入表2。

?????????????? ????????????? ?? 表2 閘門(mén)時(shí)間不同時(shí)頻率測(cè)試結(jié)果（信號(hào)頻率200kHz）

? （2）固定閘門(mén)時(shí)間1s，輸入不同頻率時(shí)，進(jìn)行測(cè)試，把測(cè)試結(jié)果填入表3，并且計(jì)算測(cè)試誤差。

???????????????? ??????????? 表3 輸入信號(hào)頻率不同時(shí)測(cè)試結(jié)果（閘門(mén)時(shí)間為1秒）