在電源應用中,哪怕已經確定拓撲結構、頻率和負載范圍等需求,工程師短時間內也很難判斷哪一種開關技術最好……“品質因數”(Figure of Merit, FoM),就是幫助電源設計人員直觀衡量功率器件性能優劣的重要概念,特別是損耗描述方面,在挑選功率器件時可以發揮“神助攻”。
2023-11-28 11:47:362315 本文介紹了如何準確地估算采樣時鐘抖動,以及如何計算正確的上下整合邊界。
2012-04-01 10:19:381666 本系列文章共有三部分,第 1 部分重點介紹如何準確地估算某個時鐘源的抖動,以及如何將其與 ADC 的孔徑抖動組合。在第 2 部分中,該組合 抖動 將用于計算 ADC 的 SRN,然后將其與實際
2012-05-07 11:37:302668 Analog Devices, Inc. (NASDAQ: ADI) 全球領先的高性能信號處理解決方案供應商,最近推出一款具有業界最低抖動特性的 RF 時鐘 IC(射頻時鐘集成電路)AD9525
2012-11-02 10:16:531186 -Si539x時鐘提升頻率靈活性和抖動性能--Si56x Ultra Series? XO/VCXO提供最大可達3GHz的任意頻率時鐘-。
2018-06-26 15:19:417075 時鐘抖動是相對于理想時鐘沿實際時鐘存在不隨時間積累的、時而超前、時而滯后的偏移稱為時鐘抖動,簡稱抖動
2023-11-08 15:08:01892 本文主要闡述了在驅動芯片中表征驅動能力的關鍵參數:驅動電流和驅動時間的關系,并且通過實驗解釋了如何正確理解這些參數在實際應用中的表現。
2022-01-27 10:45:003263 John Johnson 德州儀器 在本文中,我們將討論抖動傳遞及其性能,以及相位噪聲測量技術的局限性。 時鐘抖動和邊沿速率 圖1顯示了由一個通用公式表述的三種波形。該公式包括相位噪聲項“φ(t
2018-09-19 11:47:50
對高速信號進行高分辨率的數字化處理需審慎選擇時鐘,才不至于使其影響模數轉換器(ADC)的性能。那么時鐘抖動會對高速ADC的性能有什么影響呢?
2021-04-08 06:00:04
在本文中,我們將討論抖動傳遞及其性能,以及相位噪聲測量技術的局限性。 時鐘抖動和邊沿速率 圖1顯示了由一個通用公式表述的三種波形。該公式包括相位噪聲項“φ(t)”和幅度噪聲項“λ(t)。對評估的三個
2022-11-23 07:59:49
作者:John Johnson,德州儀器 本文介紹時鐘抖動對高速鏈路性能的影響。我們將重點介紹抖動預算基礎。 用于在更遠距離對日益增長的海量數據進行傳輸的一些標準不斷出現。來自各行業的工程師們組成
2018-09-19 14:23:47
本文介紹時鐘抖動對高速鏈路性能的影響。我們將重點介紹抖動預算基礎。 用于在更遠距離對日益增長的海量數據進行傳輸的一些標準不斷出現。來自各行業的工程師們組成了各種委員會和標準機構,根據其開發標準的目標
2022-11-23 06:59:24
轉時鐘抖動的理解
2016-10-05 12:08:25
系統設計師通常側重于為應用選擇最合適的數據轉換器,在向數據轉換器提供輸入的時鐘發生器件的選擇上往往少有考慮。然而,如果不慎重考慮時鐘發生器的相位噪聲和抖動性能,數據轉換器動態范圍和線性度性能可能受到嚴重的影響。
2019-07-30 07:57:42
其它時鐘分配方法,其可降低整體抖動性能。您可使用如 LMK03806 等一款器件來克服這個問題,其在同一器件中整合了所有主時鐘發生器和時鐘分配功能(帶驅動器),如圖 1 所示。該器件可在 300MHz
2018-09-13 14:18:06
正確理解AC耦合電容在高頻電路設計中,經常會用到AC耦合電容,要么在芯片之間加兩顆直連,要么在芯片與連接器之間加兩顆。看似簡單,但一切都因為信號的高速而不同。信號的高速傳輸使這顆電容變得不“理想
2021-12-30 07:52:17
一、正確理解DC/DC轉換器: DC/DC轉換器為轉變輸入電壓后有效輸出固定電壓的電壓轉換器。DC/DC轉換器分為三類:升壓型DC/DC轉換器、降壓型DC/DC轉換器以及升降壓型DC/DC轉換器
2021-11-16 06:32:19
://www.xilinx.com/support/回答/ 38506.htm 250MHz參考時鐘應提供0.724pS的時鐘抖動。在這種情況下,器件“ICS874001”的抖動為3pS。但是它被用作MGT參考的時鐘源。如果
2020-06-08 15:30:33
、STM32F427IIH6外設時鐘1、時鐘樹時鐘樹的講解可以參考野火或者原子的書籍,下圖展示了STM32F427IIH6的時鐘的分頻倍頻關系。正確理解時鐘樹有助于我們從一個整體的角度把握芯片的工作時鐘,對代碼的編寫是十分有用的。對于 SYSCLK、 HCLK(AHB總線時鐘)、 PCLK2(APB
2021-08-10 07:17:42
開關電源的相關概述,正確理解各類開關電源很重要。
2021-03-16 08:41:02
,TIE 測量非常有用。如果 TIE 值比較大,則表明恢復的時鐘 PLL 無法跟上信號數據速率的變化。圖3:時間間隔誤差測量感謝閱讀《定時決定一切》!希望您現在對抖動技術規范有了更好的理解。 更多資源
2018-09-13 14:29:18
您已了解GaN晶體管出色的性能,您很興奮。樣品總算來到,您將它們放入板中。您打開電源,施加負載,結果……性能并沒有比以前更好。更糟糕的是,遇到了以前不存在的開關問題。這些晶體管不好。真遺憾。為何出現這種情況?有沒有可能遺漏了什么?如何正確理解GaN?十分重要!
2019-07-30 06:21:32
`如何正確理解功率MOSFET的數據表(上篇).`
2012-08-13 14:24:17
磁珠經常在電路中使用,但是如何正確理解磁滯損耗呢?
2021-03-06 08:22:12
本文詳細介紹了如何理解兩種類型時鐘驅動器的抖動參數,以及從鎖相環輸出噪聲特性理解時鐘器件作為合成器、抖動濾除功能時的噪聲特性。
2021-04-07 06:30:45
采樣時鐘抖動對ADC信噪比的性能有什么影響?如何實現低抖動采樣時鐘電路的設計?
2021-04-14 06:49:20
時鐘緩沖器的附加抖動。為什么抖動很重要?在當今數據通信、有線及無線基礎設施以及其它高速應用等高級系統中,時鐘抖動是整體系統性能的關鍵因素。要達到所需的系統抖動性能,一定要保持盡可能低的時鐘抖動,并在整個
2022-11-22 07:13:40
。這工作正常,直到我決定董事會所做的測量不夠準確(在時間軸上)。因此,我將生成的時鐘使能信號(2MHz)輸出到IO-Pin,并使用示波器測量頻率抖動。抖動似乎具有高斯分布,標準偏差約為28ns。我還測量
2020-08-19 06:09:57
嗨,我正在使用Virtex-6和Spartan-6用于醫學成像應用,我需要為多普勒測量提供精確的頻率可變時鐘。歪斜并不重要,但抖動確實如此。對于其他用途和其他器件,我使用了驅動IOB DDR寄存器
2020-06-10 16:36:37
需求。作為該最新博客系列的開篇文章,我將幫助您了解如何正確測量時鐘緩沖器的附加抖動。為什么抖動很重要?在當今數據通信、有線及無線基礎設施以及其它高速應用等高級系統中,時鐘抖動是整體系統性能的關鍵因素。要
2018-09-13 14:38:43
網絡分析儀測試基本概念測試對象:各種元器件及器件組成的系統 正確理解關于器件(系統)相關性能指標要求和定義掌握網絡分析儀的正確操作和應用的方法[hide][/hide]
2009-11-04 17:11:49
設計采樣系統時,關于時鐘抖動性能如何考慮?抖動對時鐘采樣系統有何影響?
2021-04-06 06:07:38
一塊音視頻處理芯片輸出1080i的數據Data及其同步時鐘Clk,但是時鐘clk的抖動很大,我該如何處理呢?另外,抖動很大的時鐘源能否在后面接入一個模擬鎖相環降低時鐘的抖動呢?
2018-11-12 09:12:43
時鐘抖動或結束時鐘抖動的最佳方法是什么?
2021-03-17 07:04:07
,你可以實現更高的性能—最多比傳統SAW示波器高9倍。 圖1:SAW示波器和TI LMK03328的10G鏈路性能一個低相位噪聲基準時鐘轉化為串行鏈路中其它關鍵塊的更高抖動允許量分配。隨著數據速率快速
2018-09-05 16:07:30
隨著數據速率的提高,時鐘抖動分析的需求也在與日俱增。在高速串行數據鏈路中,時鐘抖動會影響發射機、傳輸線和接收機的數據抖動。保證時鐘質量的測量也在不斷發展
2008-12-27 12:24:056 隨著數據速率的提高,時鐘抖動分析的需求也在與日俱增。在高速串行數據鏈路中,時鐘抖動會影響發射機、傳輸線和接收機的數據抖動。保證時鐘質量的測量也在不斷發展。目前
2009-07-07 14:01:2120 本文主要討論采樣時鐘抖動對ADC 信噪比性能的影響以及低抖動采樣時鐘電路的設計。
2009-11-27 11:24:0715 本文分析了晶振的漂移對GPS 接收機的影響,從鎖相環理論的角度,重點分析了采樣時鐘抖動對基帶載波跟蹤和偽碼跟蹤性能的影響,并給出一種環路分級降帶寬的方法來消除這種
2009-12-19 13:49:5819 高速互聯鏈路中參考時鐘的抖動分析與測量
在高速互聯鏈路中,發送器的參考工作時鐘的抖動是影響整個
2010-04-15 14:01:3919 AD9520/AD9522 時鐘發生與分配IC,實現最佳器件集成度、低噪聲、低抖動性能與信號輸出靈活性
全球領先的高性能信號處理解決方案供應商,最新推出一
2008-10-08 11:34:571871 該應用筆記提出了超低抖動時鐘合成器的一種設計思路,其目標是產生2GHz時鐘時,邊沿之間的抖動< 100fs。分析和仿真結果表明,要達到這一抖動指標,設計難度遠遠高于預期。關
2009-04-21 23:14:05723 摘要:該應用筆記提出了超低抖動時鐘合成器的一種設計思路,其目標是產生2GHz時鐘時,邊沿之間的抖動< 100fs。分析和仿真結果表明,要達到這一抖動指標,設計難度遠遠高于預
2009-04-22 09:35:13296 摘要:這是一篇關于時鐘(CLK)信號質量的應用筆記,介紹如何測量抖動和相位噪聲,包括周期抖動、逐周期抖動和累加抖動。本文還描述了周期抖動和相位噪聲譜之間的關系,并介紹
2009-04-22 10:16:503736 摘要:該應用筆記提出了超低抖動時鐘合成器的一種設計思路,其目標是產生2GHz時鐘時,邊沿之間的抖動< 100fs。分析和仿真結果表明,要達到這一抖動指標,設計難度遠遠高于預
2009-04-25 09:54:26482 摘要:該應用筆記提出了超低抖動時鐘合成器的一種設計思路,其目標是產生2GHz時鐘時,邊沿之間的抖動< 100fs。分析和仿真結果表明,要達到這一抖動指標,設計難度遠遠高于預
2009-05-08 10:19:03431 用模擬時鐘IC替代昂貴的高頻率VCO,改善抖動性能
Analog Devices, Inc.,全球領先的高性能信號處理解決方案供應商,
2009-09-01 17:26:25855 AD9547 具有高出66%的抖動性能、100倍的更窄回路濾波器帶寬的時鐘器件
AD9552能夠替代包括OCXO(恒溫
2009-09-01 17:28:35851 評估低抖動PLL時鐘發生器的電源噪聲抑制性能
本文介紹了電源噪聲對基于PLL的時鐘發生器的干擾,并討論了幾種用于評估確定性抖動(DJ)的技術方案。推導出的關系式提
2009-09-18 08:46:321461 理解不同類型的時鐘抖動
抖動定義為信號距離其理想位置的偏離。本文將重點研究時鐘抖動,并探討下面幾種類型的時鐘抖動:相鄰周期抖動、周期抖動、時間間隔誤
2010-01-06 11:48:111608 正確理解和測試信息技術設備的接地
正確理解電氣設備,尤其是敏感的信息技術設備的“接地”概念,是工程施工與檢測的基礎。所謂“接地”是否意味著必
2010-01-08 11:40:16725 基于DDS的時鐘抖動性能與DAC重構濾波器性能的關系
2011-11-25 00:01:0036 時鐘抖動時域分析(下):
2012-05-08 15:26:2529 的系統設計,如在某些情況下系統性能極限由系統決定時序裕量。所以對時序抖動有很好的了解在系統設計中變得非常重要。總抖動可以隨機抖動和確定性抖動分離組件。我們將不討論抖動的組件本申請說明。我們將專注于不同類型的時鐘
2017-04-01 16:13:186 很多人都知道,抖動(這是時鐘邊沿不確定性)是不好的現象,其不僅可導致噪聲增加,而且還會降低數據轉換器的有效位數 (ENOB)。例如,如果系統需要 100MHz 14(最小值)位的 ENOB,我們
2017-04-08 04:51:231266 了解高速ADC時鐘抖動的影響將高速信號數字化到高分辨率要求仔細選擇一個時鐘,不會妥協模數轉換器的采樣性能(ADC)。 在這篇文章中,我們希望給讀者一個更好的了解時鐘抖動及其影響高速模數轉換器的性能
2017-05-15 15:20:5913 時鐘抖動時域分析,第 2 部分
2017-10-26 16:10:426 時鐘抖動時域分析 第 3 部分
2017-10-26 16:13:284 時間域中分析的時鐘抖動,第 1 部分
2017-10-26 16:16:234 本文主要討論采樣時鐘抖動對 ADC 信噪比性能的影響以及低抖動采樣時鐘電路的設計。 ADC 是現代數字解調器和軟件無線電接收機中連接模擬信號處理部分和數字信號處理部分的橋梁,其性能在很大程度上決定
2017-11-27 14:59:2017 因此,設計人員必須假定來自各個芯片廠商的參考時鐘抖動規格指標與他們預期使用的這些器件相關,并且這些規格指標已經被完全和正確地確定。
但如果沒有一些基本準則可循,設計師可能會指定過高的時鐘抖動
2018-06-06 16:19:003019 時鐘接口閾值區間附近的抖動會破壞ADC的時序。例如,抖動會導致確定性抖動由干擾引起,會通過某些方式使閾值發生偏移,通常受器件本身特性限制。查看時鐘信號噪聲通常有三種途徑:時域、頻域、相位域。
2018-03-12 13:39:3321583 該應用報告提出了在TI儀器上的CDCE72010抖動清理器和同步器PLL器件上獲取的相位噪聲數據。CDCE72010的相位噪聲性能取決于基準時鐘、VCXO時鐘和CDCE72010本身的相位噪聲。該應用報告顯示了幾個最流行的CDMA頻率的相位噪聲性能。此數據有助于用戶為特定應用選擇正確的時鐘解決方案。
2018-05-15 10:58:537 ADI研討會:高性能時鐘: 解密抖動
2019-08-20 06:05:001656 時鐘抖動性能主題似乎是時鐘,ADC和電源的當前焦點供應廠家。理由很清楚;時鐘抖動會干擾包括高速ADC在內的數字電路的性能。高速時鐘可以對它們所接收的功率的“清潔度”非常敏感,盡管量化關系需要一些努力。
2019-09-14 11:24:007712 本文針對全方位的信號路徑系統中的高速全差分運放及高頻寬14位模擬/數字轉換器的隨機及固定時鐘抖動,具體分析、研究了超低噪聲兼時鐘抖動濾除技術。研究選用雙級聯PLLatinum架構,配置高性能壓控振蕩器(VCXO),很好地實現了降噪和時鐘抖動濾除的作用。
2020-09-23 10:45:002 對高速信號進行高分辨率的數字化處理需審慎選擇時鐘,才不至于使其影響模數轉換器(ADC)的性能。借助本文,我們將使讀者更好地理解時鐘抖動問題及其對高速ADC性能的影響。
2020-08-01 11:26:111116 對高速信號進行高分辨率的數字化處理需審慎選擇時鐘,才不至于使其影響模數轉換器(ADC)的性能。借助本文,我們將使讀者更好地理解時鐘抖動問題及其對高速ADC性能的影響。
2020-08-20 14:25:16791 電子發燒友網為你提供正確理解電路保護設計及器件選擇資料下載的電子資料下載,更有其他相關的電路圖、源代碼、課件教程、中文資料、英文資料、參考設計、用戶指南、解決方案等資料,希望可以幫助到廣大的電子工程師們。
2021-04-01 08:53:0212 前言 :本文我們介紹下ADC采樣時鐘的抖動(Jitter)參數對ADC采樣的影響,主要介紹以下內容: 時鐘抖動的構成 時鐘抖動對ADC SNR的影響 如何計算時鐘抖動 如何優化時鐘抖動 1.采樣理論
2021-04-07 16:43:457378 電子發燒友網為你提供選型必讀:正確理解電阻在電路中的作用資料下載的電子資料下載,更有其他相關的電路圖、源代碼、課件教程、中文資料、英文資料、參考設計、用戶指南、解決方案等資料,希望可以幫助到廣大的電子工程師們。
2021-04-13 08:54:2359 電子發燒友網為你提供如何正確理解嵌入式軟件可靠性設計?資料下載的電子資料下載,更有其他相關的電路圖、源代碼、課件教程、中文資料、英文資料、參考設計、用戶指南、解決方案等資料,希望可以幫助到廣大的電子工程師們。
2021-04-18 08:50:562 超低抖動時鐘的產生與分配
2021-04-18 14:13:518 ADC時鐘接口中的最小抖動
2021-05-09 12:19:406 作者: Richard Zarr
如果您在通信行業工作,那么您可能很熟悉抖動對系統性能的影響。抖動不僅會降低數據轉換器的性能,而且還可在高速數字系統中產生誤碼。憑直覺判斷,給時鐘增加噪聲會增大
2021-11-23 17:45:071769 的 TI 時鐘專家能解決您的所有時鐘問題,滿足您的任何需求。作為該最新博客系列的開篇文章,我將幫助您了解如何正確測量時鐘緩沖器的附加抖動。為什么抖動很重要?在當今數據通信、有線及無線基礎設施以及其它高速
2021-11-10 09:42:52901 正確理解ESD單元在一個器件中是如何實現的,設計人員就能通過適當的電路設計大大擴展放大器的生存范圍。
2022-09-05 10:07:19402 超低抖動時鐘發生器如何優化串行鏈路系統性能
2022-11-04 09:50:150 時鐘抖動使隨機抖動和相位噪聲不再神秘
2022-11-07 08:07:294 時鐘抖動解秘—高速鏈路時鐘抖動規范基礎知識
2022-11-07 08:07:301 1.1.1.??抖動定義和分類 ITU-T G.701對抖動的定義為:“抖動是指數字信號在短期內相對于理想位置發生的偏移重大影響的短時變化”。 對于真實物理世界中的時鐘源,比如晶振、DLL、PLL,它們的時鐘輸出周期都不可能是一個單點的固定值,而是隨時間而變化的
2023-03-10 14:54:32657 系統時序設計中對時鐘信號的要求是非常嚴格的,因為我們所有的時序計算都是以恒定的時鐘信號為基準。但實際中時鐘信號往往不可能總是那么完美,會出現抖動(Jitter)和偏移(Skew)問題。
2023-04-04 09:20:561637 首先,我們需要理解什么是時鐘抖動。簡而言之,時鐘抖動(Jitter)反映的是時鐘源在時鐘邊沿的不確定性(Clock Uncertainty)。
2023-06-02 09:09:061026 先來聊一聊什么是時鐘抖動。時鐘抖動實際上是相比于理想時鐘的時鐘邊沿位置,實際時鐘的時鐘邊沿的偏差,偏差越大,抖動越大。實際上,時鐘源例如PLL是無法產生一個絕對干凈的時鐘。這就意味著時鐘邊沿出現在
2023-06-09 09:40:501128 本文主要介紹了時鐘偏差和時鐘抖動。
2023-07-04 14:38:28960 如何正確理解運算放大器輸入失調電壓?
2023-12-07 11:05:11227 電子發燒友網站提供《時鐘抖動對ADC性能有什么影響.pdf》資料免費下載
2023-11-28 10:24:101
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