AD6641BCPZRL7-500
AD6641BCPZRL7-500是一款250 MHz帶寬數(shù)字預(yù)失真(DPD)觀測接收機，集成一個12位500 MSPS ADC、一個16k × 12 FIFO和一個多模式后端，用戶可通過串行端口(SPORT)、SPI接口、12位并行CMOS端口或6位DDR LVDS端口檢索存儲在集成FIFO存儲器中的數(shù)據(jù)。它具有出色的動態(tài)性能和低功耗特性，適合電信應(yīng)用，如要求更寬帶寬的數(shù)字預(yù)失真觀測路徑等。芯片上集成了全部必需功能，包括采樣保持器與基準(zhǔn)電壓源，可提供完整的信號轉(zhuǎn)換解決方案。
片內(nèi)FIFO允許通過ADC捕捉較短的時間快照，以及以較低速率進(jìn)行回讀。這樣，捕捉的數(shù)據(jù)可以隨時以低得多的采樣速率進(jìn)行傳輸，信號處理限制得以降低。FIFO可以在多種用戶可編程模式下工作。在單次捕捉模式下，當(dāng)捕捉到ADC數(shù)據(jù)時，可以通過SPI端口或者使用外部FILL±引腳來指示。在連續(xù)捕捉模式下，數(shù)據(jù)持續(xù)加載到FIFO中，并使用FILL±引腳停止該操作。
FIFO中存儲的數(shù)據(jù)可以在多種用戶可選的輸出模式下回讀。可以置位DUMP引腳以輸出FIFO數(shù)據(jù)。FIFO中存儲的數(shù)據(jù)可以通過SPORT、SPI、12位并行CMOS端口或6位DDR LVDS接口訪問。AD6641在12位CMOS或6位DDR LVDS模式下支持最大輸出吞吐速率，器件內(nèi)部將其限制為最大輸入采樣速率的1/8。也就是說，當(dāng)輸入時鐘速率為500 MSPS時，最大輸出數(shù)據(jù)速率為62.5 MHz。
該ADC要求采用1.9 V模擬電源供電及差分時鐘信號，以便充分發(fā)揮其工作性能。輸出格式選項包括二進(jìn)制補碼、偏移二進(jìn)制和格雷碼。該ADC還提供數(shù)據(jù)時鐘輸出，用于正確進(jìn)行輸出數(shù)據(jù)定時。該器件采用先進(jìn)的SiGe BiCMOS工藝制造，提供56引腳LFCSP封裝，額定溫度范圍為-40°C至+85°C工業(yè)溫度范圍。該產(chǎn)品受美國專利保護(hù)。
AD6641BCPZRL7-500 應(yīng)用
- 無線和有線寬帶通信
- 通信測試設(shè)備
- 功率放大器線性化
AD6641BCPZRL7-500 產(chǎn)品特色
- 高性能ADC內(nèi)核。
500 MSPS、250 MHz輸入時信噪比維持在65.8 dBFS。 - 低功耗。500 MSPS時功耗僅695 mW。
- 易于使用。
片內(nèi)16k FIFO允許用戶讓高性能ADC在目標(biāo)時間執(zhí)行處理，并在任意時間以較低的采樣速率傳輸數(shù)據(jù)，從而減少數(shù)據(jù)處理的限制。片內(nèi)基準(zhǔn)電壓源和采樣保持功能使系統(tǒng)設(shè)計更靈活。采用1.9 V單電源則簡化了系統(tǒng)電源設(shè)計。 - 串行端口控制。
標(biāo)準(zhǔn)串行端口接口支持對器件進(jìn)行配置以及根據(jù)用戶的需求進(jìn)行定制。 - 1.9 V或3.3 V SPI和串行數(shù)據(jù)端口工作模式。
