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      電子發燒友網>電子資料下載>IC datasheet pdf>SN54AS286,SN74AS286,pdf(9-Bit

      SN54AS286,SN74AS286,pdf(9-Bit

      2010-08-09 | rar | 620 | 次下載 | 2積分

      資料介紹

      The SN54AS286 and SN74AS286 universal 9-bit parity generators/checkers feature a local output for parity checking and a 48-mA bus-driving
      parity input/output (I/O) port for parity generation/checking. The word-length capability is easily expanded by cascading.

      The transmit () control input is implemented specifically to accommodate cascading. When is low, the parity tree is disabled and PARITY ERROR remains at a high logic level regardless of the input levels. When is high, the parity tree is enabled. PARITY ERROR indicates a parity error when either an even number of inputs (A-I) are high and PARITY I/O is forced to a low logic level, or when an odd number of inputs are high and PARITY I/O is forced to a high logic level.

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