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電子發燒友網>電子資料下載>電路圖紙>控制電路>LDO中的噪聲示例及面向可調低壓差穩壓器的降噪網絡

LDO中的噪聲示例及面向可調低壓差穩壓器的降噪網絡

2017-09-12 | rar | 0.1 MB | 次下載 | 免費

資料介紹

  噪聲對高性能模擬電路設計人員來說是一個極其重要的參

  數。對高速時鐘模數轉換器ADC)、數模轉換器

  (DAC)、電壓控制振蕩器(VCO)和鎖相環(PLL)來說尤其如

  此。降低輸出電壓噪聲的關鍵是保持交流閉環增益接近單

  位增益,且不影響交流性能和直流閉環增益。

  本應用筆記描述如何用簡單的RC網絡降低可調低壓差穩壓

  器(LDO)的輸出噪聲。我們將提供針對多個LDO的實驗數

  據,以展示這一簡單電路技術的有效性。盡管降噪(NR)是

  本應用筆記的重點,但同時一些測試數據也展示了降噪對

  電源抑制比(PSRR)和瞬變負載響應的影響。

  圖1顯示典型可調LDO的簡化框圖。輸出電壓VOUT是基準

  電壓VR和誤差放大器直流閉環增益的函數。將基準電壓與

  直流閉環增益相乘可以算出輸出電壓。公式如下

LDO中的噪聲示例及面向可調低壓差穩壓器的降噪網絡

  誤差放大器噪聲VN也乘以相同的因數,得到的輸出噪聲隨

  設定輸出電壓值而成比例的增加。

  當輸出電壓比基準電壓小兩倍時,輸出噪聲僅會小幅增

  加。然而,對于許多敏感型應用來說,這個小幅增加卻是

  不可接受的
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