在復(fù)雜數(shù)字邏輯電路設(shè)計(jì)中，經(jīng)常會(huì)用到多個(gè)不同的時(shí)鐘信號(hào)。介紹一種通用的分頻器，可實(shí)現(xiàn)2～256 之間的任意奇數(shù)、偶數(shù)、半整數(shù)分頻。首先簡(jiǎn)要介紹了FPGA 器件的特點(diǎn)和應(yīng)用范圍。接著介紹了通用分頻器的基本原理和分類(lèi)，并以分頻比為奇數(shù)7 和半整數(shù)6.5 的分頻器設(shè)計(jì)為例，介紹了在QuartusII開(kāi)發(fā)軟件下，利用Verilog硬件描述語(yǔ)言來(lái)設(shè)計(jì)數(shù)字邏輯電路的過(guò)程和方法。在數(shù)字邏輯電路設(shè)計(jì)中，分頻器是一種基本電路。我們常會(huì)遇到偶數(shù)分頻、奇數(shù)分頻、半整數(shù)分頻等，在同一個(gè)設(shè)計(jì)中有時(shí)要求多種形式的分頻。通常由計(jì)數(shù)器或計(jì)數(shù)器的級(jí)聯(lián)構(gòu)成各種形式的偶數(shù)分頻和奇數(shù)分頻，實(shí)現(xiàn)較為簡(jiǎn)單。但對(duì)半整數(shù)分頻分頻實(shí)現(xiàn)較為困難。但在某些場(chǎng)合下，時(shí)鐘源與所需的頻率不成整數(shù)倍關(guān)系，此時(shí)可采用小數(shù)分頻器進(jìn)行分頻。例如：時(shí)鐘源信號(hào)為130MHz，而電路中需要產(chǎn)生一個(gè)20MHz 的時(shí)鐘信號(hào)，其分頻比為6.5，因此根據(jù)不同設(shè)計(jì)的需要，本文利用Verilog 硬件描述語(yǔ)言，通過(guò)MAX+plus II 開(kāi)發(fā)平臺(tái)，使用Altera 公司的FLEX 系列EPF10K10LC84-3 型FPGA，設(shè)計(jì)了一種能夠滿(mǎn)足上述各種要求的較為通用的分頻器。