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電子發燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>利用FPGA延時鏈實現鑒相器時鐘數據恢復

利用FPGA延時鏈實現鑒相器時鐘數據恢復

2011-03-15 | rar | 0.96 MB | 次下載 | 免費

資料介紹

為利用簡單的線纜收發器,實現中等數據率的串行數據傳輸,提出了一種基于電荷泵式PLL的時鐘數據恢復的方法。鑒相器由FPGA實現,用固定延時單元構成一條等間隔的延時鏈,將輸入信號經過每級延時單元后的多個輸出用本地的VCO時鐘鎖存,輸入信號的沿變在延時鏈上所處位置的不同反應了輸入信號與VCO時鐘的相差。根據相差通過對電荷泵的充放電,改變VCO的控制電壓,調整VCO時鐘的頻率及相位,使其與輸入信號鎖定。環路濾波器采用無源阻容濾波器,其參數由延時鏈以及VCO的參數計算得到。經過實驗測試,在進行64Mbps的串行數據傳輸時,成功恢復出時鐘數據,抖動為200ps以下。

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