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何謂靜態時序分析（Static Timing Analysis，簡稱STA）
它可以簡單的定義為：設計者提出一些特定的時序要求（或者說是添加特定的時序約束），套用特定的時序模型，針對特定的電路進行分析。分析的最終結果當然是要求系統時序滿足設計者提出的要求。
下面舉一個最簡單的例子來說明時序分析的基本概念。假設信號需要從輸入到輸出在FPGA內部經過一些邏輯延時和路徑延時。我們的系統要求這個信號在FPGA內部的延時不能超過15ns，而開發工具在執行過程中找到了如圖4.1所示的一些可能的布局布線方式。那么，怎樣的布局布線能夠達到我們的要求呢？仔細分析一番，發現所有路徑的延時可能為14ns、14ns、16ns、17ns、18ns，有兩條路徑能夠滿足要求，布局布線就會選擇滿足要求的兩條路徑之一。
因此，有些說法是錯誤的，不分什么情況就說時序不收斂，其實在不加約束的情況下談時序約束是沒有意義的。
附加約束的基本作用：
1.提高設計的工作頻率
對很多數字電路設計來說，提高工作頻率非常重要，因為高工作頻率意味著高處理能力。通過附加約束可以控制邏輯的綜合、映射、布局和布線，以減小邏輯和布線延時，從而提高工作頻率。
2.獲得正確的時序分析報告
幾乎所有的FPGA設計平臺都包含靜態時序分析工具，利用這類工具可以獲得映射或布局布線后的時序分析報告，從而對設計的性能做出評估。靜態時序分析工具以約束作為判斷時序是否滿足設計要求的標準，因此要求設計者正確輸入約束，以便靜態時序分析工具輸出正確的時序分析報告。
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