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Ambit BuildGates在高速ASIC設(shè)計中的STA應(yīng)用
概論
在復(fù)雜的深亞微米超大規(guī)模集成電路設(shè)計中，如何盡快地滿足靜態(tài)時序分析（Static Timing Analysis）是眾多的設(shè)計公司需要面對的棘手的重要技術(shù)之一[1][2]。近年來EDA工具的迅速發(fā)展為解決這一重要的難題，提供了多種選擇方案，例如Synopsys 公司的physical compiler 和Cadence 公司的Envisia PKS（Physical Knowledgeable Synthesis）。無可置疑，通過有效地使用這些工具可以在一定程度上縮短產(chǎn)品的設(shè)計周期，增加設(shè)計產(chǎn)品的一次成功率。然而這些工具需要把前端RTL的邏輯設(shè)計，綜合和后端的布局布線合并起來，進(jìn)行統(tǒng)籌考慮。這樣的安排，顯然與目前的起步設(shè)計公司需利用后端服務(wù)公司的發(fā)展格調(diào)不合，況且這些工具動輒數(shù)十萬美元的高昂價格，更不是目前國內(nèi)集成電路設(shè)計公司所能負(fù)擔(dān)的。成都威斯達(dá)芯片設(shè)計公司利用性價比良好的Cadence公司的Ambit BuildGates 4.0工具，配合后端布局布線的服務(wù)公司，成功地完成了0.18μm百萬門電路布局布線后的靜態(tài)時序分析，以下是我們使用Ambit BuildGates 4.0工具的一些心得體會。
概論
在復(fù)雜的深亞微米超大規(guī)模集成電路設(shè)計中，如何盡快地滿足靜態(tài)時序分析（Static Timing Analysis）是眾多的設(shè)計公司需要面對的棘手的重要技術(shù)之一[1][2]。近年來EDA工具的迅速發(fā)展為解決這一重要的難題，提供了多種選擇方案，例如Synopsys 公司的physical compiler 和Cadence 公司的Envisia PKS（Physical Knowledgeable Synthesis）。無可置疑，通過有效地使用這些工具可以在一定程度上縮短產(chǎn)品的設(shè)計周期，增加設(shè)計產(chǎn)品的一次成功率。然而這些工具需要把前端RTL的邏輯設(shè)計，綜合和后端的布局布線合并起來，進(jìn)行統(tǒng)籌考慮。這樣的安排，顯然與目前的起步設(shè)計公司需利用后端服務(wù)公司的發(fā)展格調(diào)不合，況且這些工具動輒數(shù)十萬美元的高昂價格，更不是目前國內(nèi)集成電路設(shè)計公司所能負(fù)擔(dān)的。成都威斯達(dá)芯片設(shè)計公司利用性價比良好的Cadence公司的Ambit BuildGates 4.0工具，配合后端布局布線的服務(wù)公司，成功地完成了0.18μm百萬門電路布局布線后的靜態(tài)時序分析，以下是我們使用Ambit BuildGates 4.0工具的一些心得體會。
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