秒表共有6個輸出顯示，分別為百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6個計數(shù)器與之相對應，6個計數(shù)器的輸出全都為BCD碼輸出，這樣便于和顯示譯碼器的連接。當計達60分鐘后，蜂鳴器鳴響10聲。除此之外，整個秒表還需有一個啟動信號和一個歸零信號，以便秒表能隨意停止及啟動。秒表的邏輯結構較簡單，它主要由顯示譯碼器、分頻器、十進制計數(shù)器、六進制計數(shù)器。四個10進制計數(shù)器：用來分別對百分之一秒、十分之一秒、秒和分進行計數(shù)；兩個6進制計數(shù)器：用來分別對十秒和十分進行計數(shù)；分頻器：用來產(chǎn)生100Hz計時脈沖；顯示譯碼器：完成對顯示的控制。根據(jù)電路持點，用層次設計概念將此設計任務分成若干模塊，規(guī)定每一模塊的功能和各模塊之間的接口。按適配劃分后的管腳定位，同相關功能塊硬件電路接口連線。用VHDL語言描述所有底層模塊。清零信號為異步清零。當最高位記到6時停止計數(shù)顯示譯碼器全部顯示零。按下復位按鈕后繼續(xù)計數(shù)。

　　實驗設計原理：

　　（1）秒表的邏輯結構較簡單，它主要由十進制計數(shù)器、六進制計數(shù)器、分頻器、數(shù)據(jù)選擇器、和顯示譯碼器等組成。在整個秒表中最關鍵的是如何獲得一個精確的100HZ計時脈沖，除此之外，整個秒表還需有一個啟動信號和一個清零信號，以便秒表能隨意停止、啟動以及清零復位。

　　（2）秒表有共有6個顯示輸出數(shù)據(jù)，分別為百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6個計數(shù)器與之相對應。6個計數(shù)器的輸出全都為BCD碼輸出，這樣便與同顯示譯碼器連接。

　　（3）可定義一寄存器s0\ s1 \ m0 \ m1\ h0 \ h1用于存放6個計數(shù)器的輸出，分別存放百分之一秒、十分之一秒、秒、十秒、分、十分。由頻率信號輸出端輸出頻率為100HZ的時鐘信號，輸入到百分之一秒模塊的時鐘端clk，百分之一秒模塊為100進制的計數(shù)器，當計數(shù)到“1001”時，百分之一秒模塊清零，同時十分之一秒模塊加1；十分之一秒模塊也為100進制的計數(shù)器，當計數(shù)到“1001”時，十分之一秒模塊清零，同時秒模塊加1；以此類推。直到分模塊計數(shù)到59進59。

　　（4）定義18位寄存器count用于存放分頻和掃描用的計數(shù)值。27MHZ的時鐘信號270000分頻，得到100HZ的時鐘信號。