場可編程門陣列(FPGA)與模數(shù)轉(zhuǎn)換器(ADC)輸出的接口是一項常見的工程設(shè)計挑戰(zhàn)。本文簡要介紹各種接口協(xié)議和標(biāo)準(zhǔn)，并提供有關(guān)在高速數(shù)據(jù)轉(zhuǎn)換器實現(xiàn)方案中使用LVDS的應(yīng)用訣竅和技巧。 接口方式和標(biāo)準(zhǔn) 現(xiàn)場可編程門陣列(FPGA)與模數(shù)轉(zhuǎn)換器(ADC)數(shù)字?jǐn)?shù)據(jù)輸出的接口是一項常見的工程設(shè)計挑戰(zhàn)。此外，ADC使用多種多樣的數(shù)字?jǐn)?shù)據(jù)樣式和標(biāo)準(zhǔn)，使這項挑戰(zhàn)更加復(fù)雜。對于通常在200 MHz以下的低速數(shù)據(jù)接口，單倍數(shù)據(jù)速率(SDR) CMOS非常普遍：發(fā)送器在一個時鐘沿傳送數(shù)據(jù)，接收器在另一個時鐘沿接收數(shù)據(jù)。這種方式可確保數(shù)據(jù)有充足的時間完成建立，然后由接收器采樣。在雙倍數(shù)據(jù)速率(DDR) CMOS中，發(fā)送器在每一個時鐘沿都會傳送數(shù)據(jù)。因此，在相同的時間內(nèi)，它傳輸?shù)臄?shù)據(jù)量是SDR的兩倍。然而，接收器正確采樣的時序更加復(fù)雜。 并行低壓差分信號(LVDS)是高速數(shù)據(jù)轉(zhuǎn)換器的常見標(biāo)準(zhǔn)。它采用差分信號，每一位均有P線和N線；在最新的FPGA中，其速度可達(dá)DDR 1.6 Gbps或800 MHz。并行LVDS的功耗低于CMOS，但所需的線數(shù)則是CMOS的兩倍，因而布線可能比較困難。 LVDS常常用在具有“源同步”時鐘系統(tǒng)的數(shù)據(jù)轉(zhuǎn)換器中，不過這并不是LVDS標(biāo)準(zhǔn)的一部分。在這種設(shè)置中，時鐘與數(shù)據(jù)同相，并且與數(shù)據(jù)一同發(fā)送。這樣，接收器就能使用該時鐘更輕松地捕捉數(shù)據(jù)，因為它現(xiàn)在知道數(shù)據(jù)傳輸何時發(fā)生。 FPGA邏輯的速度一般跟不上高速轉(zhuǎn)換器的總線速度，因此大多數(shù)FPGA具有串行器/解串器(SERDES)模塊，用以將轉(zhuǎn)換器端的快速、窄帶串行接口轉(zhuǎn)換為FPGA端的慢速、寬帶并行接口。針對總線中的每個數(shù)據(jù)位，此模塊輸出2、4或8位，但以?、?或1/8的時鐘速率輸出，從而有效地將數(shù)據(jù)解串。數(shù)據(jù)由FPGA內(nèi)部的寬總線處理，其速度遠(yuǎn)低于連接到轉(zhuǎn)換器的窄總線。 LVDS信號標(biāo)準(zhǔn)也用于串行鏈路，大部分是用在高速ADC上。當(dāng)引腳數(shù)量比接口速度更重要時，通常使用串行LVDS。常常使用兩個時鐘：數(shù)據(jù)速率時鐘和幀時鐘。并行LVDS部分提到的所有考慮同樣適用于串行LVDS。并行LVDS不過是由多條串行LVDS線組成。 I2C使用兩條線：時鐘和數(shù)據(jù)。它支持總線上的大量器件，而無需額外的引腳。I2C相對較慢，考慮協(xié)議開銷，速度為400 kHz至1 MHz。它通常用在慢速、小尺寸器件上。I2C也常常用作控制接口或數(shù)據(jù)接口。 SPI使用3到4條線： 時鐘 數(shù)據(jù)輸入和數(shù)據(jù)輸出(4線)，或者雙向數(shù)據(jù)輸入/數(shù)據(jù)輸出(3線) 片選(每個非主機器件使用一條線) 可用片選線有多少，SPI就能支持多少器件。它的速度可達(dá)約100 MHz，通常用作控制接口和數(shù)據(jù)接口。 串行PORT (SPORT)是一種基于CMOS的雙向接口，每個方向使用一個或兩個數(shù)據(jù)引腳。對于非%8分辨率，其可調(diào)字長能夠提高效率。SPORT支持時域復(fù)用(TDM)，通常用在音頻/媒體轉(zhuǎn)換器和高通道數(shù)轉(zhuǎn)換器上。它提供每引腳約100 MHz的性能。 Blackn處理器支持SPORT，F(xiàn)PGA上可直接實現(xiàn)SPORT。SPORT一般僅用于數(shù)據(jù)傳輸，但也可以插入控制字符。