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1.原理圖常見(jiàn)錯(cuò)誤：（1）ERC報(bào)告管腳沒(méi)有接入信號(hào)：a. 創(chuàng)建封裝時(shí)給管腳定義了I/O屬性；b.創(chuàng)建元件或放置元件時(shí)修改了不一致的grid屬性，管腳與線沒(méi)有連上；c. 創(chuàng)建元件時(shí)pin方向反向，必須非pin name端連線。（2）元件跑到圖紙界外：沒(méi)有在元件庫(kù)圖表紙中心創(chuàng)建元件。（3）創(chuàng)建的工程文件網(wǎng)絡(luò)表只能部分調(diào)入pcb：生成netlist時(shí)沒(méi)有選擇為global。（4）當(dāng)使用自己創(chuàng)建的多部分組成的元件時(shí)，千萬(wàn)不要使用annotate.2.PCB中常見(jiàn)錯(cuò)誤：（1）網(wǎng)絡(luò)載入時(shí)報(bào)告NODE
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