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采用可配置邏輯單元（CLC）實現無毛刺設計的詳細中文資料概述

1893309 2018-06-15 | pdf | 1.63 MB | 次下載 | 2積分

資料介紹

　　數字電路設計人員經常面臨的挑戰之一是要消除所設計電路的毛刺信號。為此，通常需要確保數據鎖存期間具有足夠的建立時間以及保持時間。

　　“毛刺”是不能在整個時鐘周期內都保持有效的信號。帶毛刺的信號如果饋送至多個鎖存器的時鐘線，部分鎖存器可能無法更新。這無疑是設計人員要避免的情況。

　　還應當注意傳播延時會隨溫度而變化，因此，開發期間未產生毛刺的設計電路在其他情況下仍有可能產生毛刺。

　　Microchip的外設集增加了可配置邏輯單元（Configurable Logic Cell，CLC），使最終用戶能夠從根本上“設計”可與 PIC? 單片機接口的簡單外設。CLC 外設能將信號驅動至 PIC 器件，但可能引起中斷和計數器遞增，因此有必要提供一些指導意見，以通過該外設實現穩定的設計。

　　本示例采用了 PIC16F1509，并且使用了 4 個可用 CLC 模塊中的 3 個。第 4 個 CLC 模塊用于將內部 FOSC 連接至 RC4 引腳，以便通過邏輯分析器來查看該信號。其他 CLC 內部信號（XOR 輸出和鎖存器輸出）則連接至外部引腳，以便能更直觀地了解應用的工作原理。

　　如下框圖（圖 1）所示，RC3 引腳上為異步輸入信號， CLC 輸出饋送至邏輯分析器。CLC3 信號為無毛刺時鐘信號，饋入至 NCO1CLK 焊盤。

采用可配置邏輯單元（CLC）實現無毛刺設計的詳細中文資料概述