你知道嗎？利用手動頻段選擇，鎖定時間可從典型值4.5 ms 縮短到典型值360 μs。本文以高度集成的解調器和頻率合成器ADRF6820 為例，告訴大家如何手動選擇頻段以縮短PLL鎖定時間。 First，PLL 鎖定 PLL 鎖定過程包括兩個步驟： 1、通過內部環(huán)路自動選擇頻段（粗調）。在寄存器配期間，PLL 首先根據內部環(huán)路進行切換和配置。隨后由一個算法驅動 PLL 找到正確的VCO 頻段。 2、通過外部環(huán)路細調。PLL 切換到外部環(huán)路。鑒相器和電荷泵配合外部環(huán)路濾波器工作，形成一個閉環(huán)，確保PLL 鎖定到所需頻率。校準大約需要94，208 個鑒頻鑒相器（PFD） 周期；對于一個30.72 MHz fPFD，這相當 于3.07 ms。 Second，PLL 鎖定時間按照上述步驟校準完成后，PLL 的反饋操作使VCO 鎖定于正確的頻率。鎖定速度取決于非線性周跳行為。PLL總鎖定時間包括兩個部分：VCO頻段校準時間和PLL周跳時間。VCO頻段校準時間僅取決于PFD頻率；PFD頻率越高，鎖定時間越短。 PLL 周跳時間由所實現的環(huán)路帶寬決定。當環(huán)路帶寬比PFD 頻率窄時，小數N 分頻/整 數N 分頻頻率合成器就會發(fā)生周跳。 PFD 輸入端的相位誤差積累過快，PLL 來不及校正，電荷泵暫時沿錯誤方向吸入電荷，使鎖定時間急劇縮短。如果PFD 頻率與環(huán)路帶寬的比值提高，周跳也會增加；對于給定PFD 周期，提高環(huán)路帶寬會縮短周跳時間。因此，當使用自動校準模式時，總鎖定時間對某些應用來說可能太長。本文提出一種通過手動選擇頻段來顯著縮短鎖定時間的方案，步驟如下： 1、按照表1 所示的寄存器初始化序列使器件上電。默認情況下，芯片以自動頻段校準模式工作。根據所需的LO 頻率設置寄存器0x02、寄存器0x03 和寄存器0x04。